JPS5840631A - 電圧発生回路 - Google Patents
電圧発生回路Info
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- JPS5840631A JPS5840631A JP56138447A JP13844781A JPS5840631A JP S5840631 A JPS5840631 A JP S5840631A JP 56138447 A JP56138447 A JP 56138447A JP 13844781 A JP13844781 A JP 13844781A JP S5840631 A JPS5840631 A JP S5840631A
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- capacitor
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
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- Control Of Electrical Variables (AREA)
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＣＭＯ８ＬＳＩ内に形成される電源に係り、特
にアナログスイッチ等の入力電圧に対処する為の電圧発
生回路に関する。
にアナログスイッチ等の入力電圧に対処する為の電圧発
生回路に関する。
従来、ＭＯＳをペースとしたり、ＳＩ内部では、チャン
ネル長の短い単チャンネルＭＯ８に、見かけ上のしきい
電圧を上げるためあるいは接合容量を減らして高速化を
計るため、基板にバイアス電圧をかける方法が用いられ
ている。しかし、これまでバイアス電圧を必要とする場
合はｎチャンネルあるいはｐチャンネルＭＯ８のみで構
成するため、しきい電圧の損失が大きかったり、また基
板全体で形成される大きな容量を充電するため一定のバ
イアス電圧に達するための速度も遅いものであった。最
近の傾向として上記バイアス電圧はｎＭＯ８に対する負
電圧発生の場合が多く通常電源電圧５■でその値は一３
ｖ程度となっている。
ネル長の短い単チャンネルＭＯ８に、見かけ上のしきい
電圧を上げるためあるいは接合容量を減らして高速化を
計るため、基板にバイアス電圧をかける方法が用いられ
ている。しかし、これまでバイアス電圧を必要とする場
合はｎチャンネルあるいはｐチャンネルＭＯ８のみで構
成するため、しきい電圧の損失が大きかったり、また基
板全体で形成される大きな容量を充電するため一定のバ
イアス電圧に達するための速度も遅いものであった。最
近の傾向として上記バイアス電圧はｎＭＯ８に対する負
電圧発生の場合が多く通常電源電圧５■でその値は一３
ｖ程度となっている。
前述の目的に対しては負電圧発生回路はその効果が大き
いが、以下に述べるＣＭＯ８の例で示す如く広い入力電
圧を扱えるアナログスイッチを形成しようとすると上記
程度の電圧では特性上に欠点が生ずる。
いが、以下に述べるＣＭＯ８の例で示す如く広い入力電
圧を扱えるアナログスイッチを形成しようとすると上記
程度の電圧では特性上に欠点が生ずる。
第１図を用いて単チャンネルの欠点も含んだＣＭＯ８の
代表的なアナログスイッチの場合を説明する。
代表的なアナログスイッチの場合を説明する。
第１図（ａ）において、１はアナログスイッチの入力端
子、２はアナログスイッチの出力端子、３は゛ ドレイ
ン端を入力端子１に接続され、ソース端を出力端子２に
接続されるｐチャンネルＭＯＳトランジスタ、４はソー
ス端を入力端子１に接続し、ドレイン端を出力端子２に
接続するｎチャンネルＭＯ８）ランジスタ、５はｎＭＯ
８４のゲート端に制御信号を与える端子、６は入力端子
５に接続し、出力端をＰＭＯ８３のゲート端に接続され
るインバータ回路で端子５の入力信号を反転する機能を
有する。
子、２はアナログスイッチの出力端子、３は゛ ドレイ
ン端を入力端子１に接続され、ソース端を出力端子２に
接続されるｐチャンネルＭＯＳトランジスタ、４はソー
ス端を入力端子１に接続し、ドレイン端を出力端子２に
接続するｎチャンネルＭＯ８）ランジスタ、５はｎＭＯ
８４のゲート端に制御信号を与える端子、６は入力端子
５に接続し、出力端をＰＭＯ８３のゲート端に接続され
るインバータ回路で端子５の入力信号を反転する機能を
有する。
本構成の動作は次のようになる。端子５に’Ｈｉｇｈ”
レベルの信号が入力されるとｎＭＯ８４はＯＮとなり入
力端子１の入力信号は出力端子２に伝達されるが同時に
ＰＭＯ８３のゲート端にはＬＯＷ”レベルが印加され、
ＰＭＯ８３もＯＮとなる。ここで”Ｈｉ ｇｈ”レベル
、ＬＯＷ”レベルはこのアナログスイッチのコントロー
ル回路も含めた電圧関係で最大電圧、最小電圧を示す。
レベルの信号が入力されるとｎＭＯ８４はＯＮとなり入
力端子１の入力信号は出力端子２に伝達されるが同時に
ＰＭＯ８３のゲート端にはＬＯＷ”レベルが印加され、
ＰＭＯ８３もＯＮとなる。ここで”Ｈｉ ｇｈ”レベル
、ＬＯＷ”レベルはこのアナログスイッチのコントロー
ル回路も含めた電圧関係で最大電圧、最小電圧を示す。
第１図（ａ）の回路構成をＣＭＯＳプロセスで形成した
場合のＰＭＯ８，ｎＭＯｓスイッチ部分の断面構造を（
ｂ）図に示す。（ｂ）図において、７は基板に電圧を与
える端子で通常は印加電圧の最大値に接続される。８は
ｎ形Ｓｉからなる基板、９は基板上に形成されるｐ形層
（通常ｐ−ｗｅｌｌと呼ぶ）、１０．１１はそれぞれｐ
−ｗｅｌｌ上に形成されるソース、ドレインを形成する
ｎ層、１２はゲート酸化膜、１３はゲート層で１ＭＯ８
はｐ形のｗｅｌｌ上に形成され、１４．１５は基板８上
に形成されるｐ−ＭＯＳのドレイン、ソースを形成する
ｐ層、１６はゲート層で、１２．ｉｔ、１５゜１６でＰ
ＭＯ８を形成する。したがって、１層１０と９層１５は
入力端１に接続され、０層１１と９層１４は出力端２に
接続される。また、１７はｐ−ｗｅｌｌ の電位を決め
る端子で通常は印加型。
場合のＰＭＯ８，ｎＭＯｓスイッチ部分の断面構造を（
ｂ）図に示す。（ｂ）図において、７は基板に電圧を与
える端子で通常は印加電圧の最大値に接続される。８は
ｎ形Ｓｉからなる基板、９は基板上に形成されるｐ形層
（通常ｐ−ｗｅｌｌと呼ぶ）、１０．１１はそれぞれｐ
−ｗｅｌｌ上に形成されるソース、ドレインを形成する
ｎ層、１２はゲート酸化膜、１３はゲート層で１ＭＯ８
はｐ形のｗｅｌｌ上に形成され、１４．１５は基板８上
に形成されるｐ−ＭＯＳのドレイン、ソースを形成する
ｐ層、１６はゲート層で、１２．ｉｔ、１５゜１６でＰ
ＭＯ８を形成する。したがって、１層１０と９層１５は
入力端１に接続され、０層１１と９層１４は出力端２に
接続される。また、１７はｐ−ｗｅｌｌ の電位を決め
る端子で通常は印加型。
圧の最小値に接続される。
（ａ）、（ｂ）図で示されるアナログスイッチに第１図
（Ｃ）に示される入力電圧が印加されると次のような問
題が生ずる。（Ｃ）図において、ｖｌは（ｂ）図の端子
１７に印加される電圧、ｖ２は（ｂ）図の端子７に印加
される電圧でＣＭＯ８素子に印加される電源電圧の最小
電圧と最大電圧を示している。
（Ｃ）に示される入力電圧が印加されると次のような問
題が生ずる。（Ｃ）図において、ｖｌは（ｂ）図の端子
１７に印加される電圧、ｖ２は（ｂ）図の端子７に印加
される電圧でＣＭＯ８素子に印加される電源電圧の最小
電圧と最大電圧を示している。
Ｖｌよりも小さい電圧Ｖ、が入力端１に印加されると端
子１７の電圧Ｖ８ とＶ、の関係がＶＳ＜Ｖｌ となる
ためｐ−ｗｅｌｌ と１層１０がｐ −ｎ接合の順方向
特性となる。このため端子１７から入力端１に向って順
方向電流１８が流れ出しアナログスイッチの信号源に寄
生電流を与えることになる。
子１７の電圧Ｖ８ とＶ、の関係がＶＳ＜Ｖｌ となる
ためｐ−ｗｅｌｌ と１層１０がｐ −ｎ接合の順方向
特性となる。このため端子１７から入力端１に向って順
方向電流１８が流れ出しアナログスイッチの信号源に寄
生電流を与えることになる。
一方、Ｖ２ よりも大きい電圧■４が入力端１に印加さ
れると端子７の電圧■２とＶ、の関係がＶ４＞Ｖ２ と
なるためｐ層と基板（ｎ形Ｓｉ）がｐ −ｎ接合の順方
向特性となる。このため、入力端１から端子７に順方向
電流１９が流れ込み、９層１５、基板８、ｐ−ｗｅｌｌ
９によるｐｎｐ トランジスタの形成、ｎＭ０８部分の
ソース、ドレイン、ｐ−ｗｅｌｌ によるｎｐｎ）ラン
ジスタの形成によりアナログスイッチ部でサイリスタが
作られいわゆるラッチアップ現象を起こす等の好ましく
ない現象を生ずる。
れると端子７の電圧■２とＶ、の関係がＶ４＞Ｖ２ と
なるためｐ層と基板（ｎ形Ｓｉ）がｐ −ｎ接合の順方
向特性となる。このため、入力端１から端子７に順方向
電流１９が流れ込み、９層１５、基板８、ｐ−ｗｅｌｌ
９によるｐｎｐ トランジスタの形成、ｎＭ０８部分の
ソース、ドレイン、ｐ−ｗｅｌｌ によるｎｐｎ）ラン
ジスタの形成によりアナログスイッチ部でサイリスタが
作られいわゆるラッチアップ現象を起こす等の好ましく
ない現象を生ずる。
これらの点を考慮すると通常のＣＭＯＳアナログスイッ
チは入力電圧の管理を十分にし場合によっては保護回路
を設ける必要が生ずる。
チは入力電圧の管理を十分にし場合によっては保護回路
を設ける必要が生ずる。
本発明の目的は単一電源で正負両極性入力のアナログ信
号を伝達するアナログスイッチをＣＭＯＳプロセスで形
成する際にｎＭＯＳトランジスタのｐ−ｗｅｌｌ部を負
電圧に引く負電圧発生回路を提供するにある。
号を伝達するアナログスイッチをＣＭＯＳプロセスで形
成する際にｎＭＯＳトランジスタのｐ−ｗｅｌｌ部を負
電圧に引く負電圧発生回路を提供するにある。
このような目的を達成するために、本発明は容量とブロ
ッキングダイオードとの組み合わせによるチャージボン
ピング方式による負電圧発生回路において、充電時に用
いる１ＭＯ８のｐ−ｗｅｌｌに負電圧発生回路の出力電
圧を帰還し、さらに、帰還による１ＭＯ８のしきい値の
上昇に起因する充電性能低下を補償するスイッチを設け
た充電回路とブロッキングダイオードにＰＭＯ８を用い
バイアス電圧が零のときの該充電用ｎＭＯ８のしきい電
圧とＰＭＯ８のしきい電圧をキャンセルするような構成
としたものである。
ッキングダイオードとの組み合わせによるチャージボン
ピング方式による負電圧発生回路において、充電時に用
いる１ＭＯ８のｐ−ｗｅｌｌに負電圧発生回路の出力電
圧を帰還し、さらに、帰還による１ＭＯ８のしきい値の
上昇に起因する充電性能低下を補償するスイッチを設け
た充電回路とブロッキングダイオードにＰＭＯ８を用い
バイアス電圧が零のときの該充電用ｎＭＯ８のしきい電
圧とＰＭＯ８のしきい電圧をキャンセルするような構成
としたものである。
ＣＭＯ８でのアナログスイッチで第１図で述べた欠点を
解決するにはスイッチ構成を１ＭＯ８としｐ−ｗｅｌｌ
層を深い負電圧に引くことにより第１図（ｂ）の電流１
８を防止する。また、ｎＭＯＳスイッチにすることによ
りゲート電圧としきい電圧により正入力電圧の最大値を
押えることができる。
解決するにはスイッチ構成を１ＭＯ８としｐ−ｗｅｌｌ
層を深い負電圧に引くことにより第１図（ｂ）の電流１
８を防止する。また、ｎＭＯＳスイッチにすることによ
りゲート電圧としきい電圧により正入力電圧の最大値を
押えることができる。
したがって、この構成をとることによりＣＭＯ８特ｆの
ラッチアップ現象を防止したアナログスイッチが可能と
なる。第２図はｎＭＯ８構成のアナログスイッチを示し
ており第１図と同一記号は同じ機能を示し、端子２０は
ｐ−ｗｅｌｌに負電圧を印加する端子である。
ラッチアップ現象を防止したアナログスイッチが可能と
なる。第２図はｎＭＯ８構成のアナログスイッチを示し
ており第１図と同一記号は同じ機能を示し、端子２０は
ｐ−ｗｅｌｌに負電圧を印加する端子である。
第３図は本発明による負電圧発生回路の基本構成を示す
図である。
図である。
同図において、３０はＣＭＯ８素子の陽極電源端子で第
１図（Ｃ）に示したＶ２に対応する電圧が入力される端
子、３１はＣＭＯ８素子の陰極電源端子で第１図（Ｃ）
で示したＶｌに対応する電圧が入力される端子、３２は
ソース端、基板端を端子３０に接続されるｎチャンネル
ＭＯＳトランジスタ、３３はＰＭＯ８３２のゲート端に
接続される入力端子、３４はドレイン端をＰＭＯ８３２
のドレイン端に接続され、基板端とソース端を端子３１
に接続されるｎチャンネルＭＯＳトランジスタ、３５は
０ＭＯ８３４のゲート端に接続される入力端子、３６は
一端を０ＭＯ８３４のドレイン端に接続されるコンデン
サ、３７はドレイン端とゲート端を接続しその共通接続
点をコンデンサ３６の他端に接続し、ソース端を端子３
１に接続するｎチャンネルＭＯ８）ランジスタで１ＭＯ
８３７の基板端は負電圧発生回路の出力端子４５に接続
される。
１図（Ｃ）に示したＶ２に対応する電圧が入力される端
子、３１はＣＭＯ８素子の陰極電源端子で第１図（Ｃ）
で示したＶｌに対応する電圧が入力される端子、３２は
ソース端、基板端を端子３０に接続されるｎチャンネル
ＭＯＳトランジスタ、３３はＰＭＯ８３２のゲート端に
接続される入力端子、３４はドレイン端をＰＭＯ８３２
のドレイン端に接続され、基板端とソース端を端子３１
に接続されるｎチャンネルＭＯＳトランジスタ、３５は
０ＭＯ８３４のゲート端に接続される入力端子、３６は
一端を０ＭＯ８３４のドレイン端に接続されるコンデン
サ、３７はドレイン端とゲート端を接続しその共通接続
点をコンデンサ３６の他端に接続し、ソース端を端子３
１に接続するｎチャンネルＭＯ８）ランジスタで１ＭＯ
８３７の基板端は負電圧発生回路の出力端子４５に接続
される。
３８はソース端をコンデンサ３６の他端に接続され、ド
レイン端を端子３１に、基板端を端子３０に接続される
ｐチャンネルＭＯ８，３９はドレイン端とゲート端を接
続しその共通接続点をコンデンサ３６の他端に接続し基
板端を端子３０に、ソース端をＰＭ０８３８のゲート端
に接続するｐチャンネルＭＯ８）う／ジスタ、４０は一
端をＰＭＯ８３８のゲート端に接続するコンデンサ、４
１はコンデンサの他端に接続される入力端子、４２はド
レイン端とゲート端を接続しその共通接続端子をコンデ
ンサ４０の一端に接続し、基板端を端子３０に、ソース
端を１ＭＯ８３７の基板端に接続するｐチャンネルＭＯ
８）ランジスタ、４３は一端をＰＭＯ８４２のソース端
に他端を端子３０に接続するコンデンサで、ｐｗｅｌｌ
と基板（第２図の８に示す）間で形成される接合容量で
ある。４５はコンデンサの一端に接続される負電圧発生
回路の出力端子である。
レイン端を端子３１に、基板端を端子３０に接続される
ｐチャンネルＭＯ８，３９はドレイン端とゲート端を接
続しその共通接続点をコンデンサ３６の他端に接続し基
板端を端子３０に、ソース端をＰＭ０８３８のゲート端
に接続するｐチャンネルＭＯ８）う／ジスタ、４０は一
端をＰＭＯ８３８のゲート端に接続するコンデンサ、４
１はコンデンサの他端に接続される入力端子、４２はド
レイン端とゲート端を接続しその共通接続端子をコンデ
ンサ４０の一端に接続し、基板端を端子３０に、ソース
端を１ＭＯ８３７の基板端に接続するｐチャンネルＭＯ
８）ランジスタ、４３は一端をＰＭＯ８４２のソース端
に他端を端子３０に接続するコンデンサで、ｐｗｅｌｌ
と基板（第２図の８に示す）間で形成される接合容量で
ある。４５はコンデンサの一端に接続される負電圧発生
回路の出力端子である。
本構成の動作を以下に説明する。
第４図に第３図のタイムチャートを示す。第４図（ｄ）
の信号が端子３３に入力され、端子３５゜４１の入力信
号が第４図（ｅ）、（ｆ）の位相にあることコンデンサ
３６はＰＭＯ８３２，１ＭＯ８３７、ＰＭＯ８３８によ
って充放電される。第５図に充放電動作を示しているが
以下筒５．６図によってこの構成の動作と特徴について
述べる。
の信号が端子３３に入力され、端子３５゜４１の入力信
号が第４図（ｅ）、（ｆ）の位相にあることコンデンサ
３６はＰＭＯ８３２，１ＭＯ８３７、ＰＭＯ８３８によ
って充放電される。第５図に充放電動作を示しているが
以下筒５．６図によってこの構成の動作と特徴について
述べる。
端子３３の入力が”ＬＯＷ”レベルにあるときコンデン
サ３６はＰＭＯ８３２，１ＭＯ８３７を介して充電され
る（第５図（ｋ））。このときの充電電圧は１ＭＯ８３
７がダイオード構成となっているためダイオードの順方
向電圧降下分すなわち１ＭＯ８のしきい電圧と端子３０
の電源電圧（■２）の差電圧だけ充電される。
サ３６はＰＭＯ８３２，１ＭＯ８３７を介して充電され
る（第５図（ｋ））。このときの充電電圧は１ＭＯ８３
７がダイオード構成となっているためダイオードの順方
向電圧降下分すなわち１ＭＯ８のしきい電圧と端子３０
の電源電圧（■２）の差電圧だけ充電される。
つぎに、端子３３．３５の入力信号がともに″）（ｉｇ
ｈ”レベルになるとＰＭＯＳ ３２はオフされ０ＭＯ８
３４がオンとなる。このときコンデンサ３６の正電極側
が端子３１の電圧（Ｖｌ）まで変化するのでコンデンサ
３６の１ＭＯ８３７側端電圧は −（Ｖ２−ｖ ｔｂｓｙ）−Ｖｌ・−・−・−−−−・
（＋）となり負電圧に引き込まれる。
ｈ”レベルになるとＰＭＯＳ ３２はオフされ０ＭＯ８
３４がオンとなる。このときコンデンサ３６の正電極側
が端子３１の電圧（Ｖｌ）まで変化するのでコンデンサ
３６の１ＭＯ８３７側端電圧は −（Ｖ２−ｖ ｔｂｓｙ）−Ｖｌ・−・−・−−−−・
（＋）となり負電圧に引き込まれる。
以上の充放電動作でのコンデンサの端子Ａ、Ｂの動作波
形を第５図に）、（ｎ）に示す。１ＭＯ８３７の基板端
は負電圧発生回路の出力端子に接続されているが電源投
入直後の０ＭＯ８３４がオンしたときｐ−ｗｅｌｌから
コンデンサ３６のＢ端に順方向電流が流れる。負電圧の
値が大きくなるにつれ第５図（力の破線で示した電流は
次第に小さくなりついにコンデンサ３６のＢ端電圧と負
電圧発生回路の出力電圧が１ＭＯ８３７の基板（ｐ−ｗ
ｅｌｌ）とドレイン端（ｎ層）の順方向電圧降下よりも
小さくなると流れなくなる。しかし破線の電流が流れて
いる間はコンデンサＢ端の放電時電圧が上昇し負電圧に
引き込む性能が（１）式の値より小さくなっている（第
５図（ト）の破線）。
形を第５図に）、（ｎ）に示す。１ＭＯ８３７の基板端
は負電圧発生回路の出力端子に接続されているが電源投
入直後の０ＭＯ８３４がオンしたときｐ−ｗｅｌｌから
コンデンサ３６のＢ端に順方向電流が流れる。負電圧の
値が大きくなるにつれ第５図（力の破線で示した電流は
次第に小さくなりついにコンデンサ３６のＢ端電圧と負
電圧発生回路の出力電圧が１ＭＯ８３７の基板（ｐ−ｗ
ｅｌｌ）とドレイン端（ｎ層）の順方向電圧降下よりも
小さくなると流れなくなる。しかし破線の電流が流れて
いる間はコンデンサＢ端の放電時電圧が上昇し負電圧に
引き込む性能が（１）式の値より小さくなっている（第
５図（ト）の破線）。
以上のような充放電機能が負電圧発生回路の性能向上に
寄与するが一方負電圧の増加に伴い次のような事が生ず
る。
寄与するが一方負電圧の増加に伴い次のような事が生ず
る。
ＭＯＳ）ランジスタにはオン、オフを決めるためにチャ
ンネル部を反転させるしきい電圧が存在するが基板にバ
イアス電圧を印加させた場合のしきい電圧ｙｔｈは ｙｔｈ≧ｖｔｈｏ十に旨 ・・・・・・・・・・・・（
２）ｖｔｈｏ：バイアス電圧＝Ｏのときのしきい値Ｋ
：基板効果定数 ｖ＋ｇ：基板とソース間・の電位差 と表わされ、１ＭＯ８３７の基板端４５−ｐ負電圧の増
加に伴い１ＭＯ８３７のしきい電圧も上昇する。このた
め、（１）式で表わされたコンデンサ３６のＢ端子側の
負電圧は減少し負電圧に引き込む性能も低下する。第６
図はこの状態における負電圧発生回路の出力端子４５の
負電圧ｖ４５に対する１ＭＯ８３７のしきい電圧ｖｔｈ
３７とコンデンサ３６の端子間電圧Ｖ３６の関係を示し
ている。
ンネル部を反転させるしきい電圧が存在するが基板にバ
イアス電圧を印加させた場合のしきい電圧ｙｔｈは ｙｔｈ≧ｖｔｈｏ十に旨 ・・・・・・・・・・・・（
２）ｖｔｈｏ：バイアス電圧＝Ｏのときのしきい値Ｋ
：基板効果定数 ｖ＋ｇ：基板とソース間・の電位差 と表わされ、１ＭＯ８３７の基板端４５−ｐ負電圧の増
加に伴い１ＭＯ８３７のしきい電圧も上昇する。このた
め、（１）式で表わされたコンデンサ３６のＢ端子側の
負電圧は減少し負電圧に引き込む性能も低下する。第６
図はこの状態における負電圧発生回路の出力端子４５の
負電圧ｖ４５に対する１ＭＯ８３７のしきい電圧ｖｔｈ
３７とコンデンサ３６の端子間電圧Ｖ３６の関係を示し
ている。
このように単に１ＭＯｓダイオードの基板を負電圧に引
いただけでは負電圧発生の性能を向上させるのが難しい
が第４図に示すようｆ ｎ Ｍ Ｑ Ｓ３７と並列にＰ
ＭＯ８３Ｂを入れしかもこのＰＭＯ８３８のゲート電圧
を負電圧の増加とともに負に増加させることによりｎＭ
Ｏ８ダイオードとバイアス電圧＝０のときのしきい電圧
が等しく逆方向のＰＭＯＳダイオードが入るようにして
見かけ上コンデンサ３６のＢ端子側の電圧を端子３１の
電圧（ｖｌ ）に等しくし充電時の制約となっていた１
ＭＯ８３７のしきい電圧の影響を低減させる。
いただけでは負電圧発生の性能を向上させるのが難しい
が第４図に示すようｆ ｎ Ｍ Ｑ Ｓ３７と並列にＰ
ＭＯ８３Ｂを入れしかもこのＰＭＯ８３８のゲート電圧
を負電圧の増加とともに負に増加させることによりｎＭ
Ｏ８ダイオードとバイアス電圧＝０のときのしきい電圧
が等しく逆方向のＰＭＯＳダイオードが入るようにして
見かけ上コンデンサ３６のＢ端子側の電圧を端子３１の
電圧（ｖｌ ）に等しくし充電時の制約となっていた１
ＭＯ８３７のしきい電圧の影響を低減させる。
しかし、このような補償回路を加えても１ＭＯ８３７の
基板端電圧が負電圧に引き込まれることによるしきい電
圧の増加を打消すことはできない。
基板端電圧が負電圧に引き込まれることによるしきい電
圧の増加を打消すことはできない。
すなわち、ｎＭ０８３７、ＰＭ０８３８の（１）式に対
応するしきい電圧ｙｔｈ８．．Ｖｔｈｓｓ はそれぞれ
次のように表わされる。
応するしきい電圧ｙｔｈ８．．Ｖｔｈｓｓ はそれぞれ
次のように表わされる。
Ｖ ｔｈ３７ ＝ Ｖ ｔｈｎ６ 十Ｋ ” ＶＷ：ｖ
３・・（３）Ｖ ｔｈｓ ａ ＝ Ｖ １ ｈｐｏ＋Ｋ
Ｉ） ７石：■丁＝・（４）したがって、第１項目を
等しい値としても第２項目による分は完全に打消す事が
できないが負電圧発生回路の性能向上が計れる。
３・・（３）Ｖ ｔｈｓ ａ ＝ Ｖ １ ｈｐｏ＋Ｋ
Ｉ） ７石：■丁＝・（４）したがって、第１項目を
等しい値としても第２項目による分は完全に打消す事が
できないが負電圧発生回路の性能向上が計れる。
つぎに第３図のＰＭＯ８３９，４２、コンデンサ４０．
４３による負電圧発生の動作を以下に述べる。
４３による負電圧発生の動作を以下に述べる。
ＰＭＯ８３９はブロッキングダイオードの機能をはたし
、入力端子４１の入力信号が入力端子３５の入力信号と
同じであるとコンデンサ３６のＢ端子側が負電圧となっ
た時（前記の放電動作の時）順方向バイアスとなり、Ｂ
端子側が正電圧の時（前記の充電動作の時）に逆方向・
（イアスとなる。ＰＭＯ８４２はＰＭＯｌ１３３９のド
レイン側（Ｃ端側）の電圧と、負電圧発生回路の出力電
圧すなわちｐ−Ｗｅｌｌとｎ基板間の接合容量の端子電
圧の大小関係で順方向バイアスか逆方向ノ（イアスかが
きまる。
、入力端子４１の入力信号が入力端子３５の入力信号と
同じであるとコンデンサ３６のＢ端子側が負電圧となっ
た時（前記の放電動作の時）順方向バイアスとなり、Ｂ
端子側が正電圧の時（前記の充電動作の時）に逆方向・
（イアスとなる。ＰＭＯ８４２はＰＭＯｌ１３３９のド
レイン側（Ｃ端側）の電圧と、負電圧発生回路の出力電
圧すなわちｐ−Ｗｅｌｌとｎ基板間の接合容量の端子電
圧の大小関係で順方向バイアスか逆方向ノ（イアスかが
きまる。
コンデンサ４０はＰＭＯＳダイオード３９のソース端電
圧の変化と入力端子４１の入力信号によって充電量がき
められるがより効果的に充電動作を行なわせるためには
コンデンサ３６のＢ端側かもつとも低い電圧のとき入力
端子４１の電位をほぼ電源電圧ｖ２にし、Ｂ端側かもつ
とも高い電圧のとき、入力端子４１をもつとも低い電圧
（はぼｖ、）にすることである。このようにするには入
力端子４１の入力信号を入力端子３５の入力信号と同じ
位相で動作させることになる。
圧の変化と入力端子４１の入力信号によって充電量がき
められるがより効果的に充電動作を行なわせるためには
コンデンサ３６のＢ端側かもつとも低い電圧のとき入力
端子４１の電位をほぼ電源電圧ｖ２にし、Ｂ端側かもつ
とも高い電圧のとき、入力端子４１をもつとも低い電圧
（はぼｖ、）にすることである。このようにするには入
力端子４１の入力信号を入力端子３５の入力信号と同じ
位相で動作させることになる。
また、この動作のときＰ、ＭＯ８３９のＣ端側に接続さ
れるＰＭＯ８３８のゲート端子はコンデンサ３６の充電
動作のときそれまでのもつとも低い電圧となシ負電圧の
増加とともに前記、したｎＭＯ８３７の性能低下を補償
する。
れるＰＭＯ８３８のゲート端子はコンデンサ３６の充電
動作のときそれまでのもつとも低い電圧となシ負電圧の
増加とともに前記、したｎＭＯ８３７の性能低下を補償
する。
第４図の（ｄ）〜（ｆ）の入力信号で第３図のすべての
構成素子が動作状態となった後での１周期動作で発生す
る出力端子４５の出力電圧は次式で表わされる。
構成素子が動作状態となった後での１周期動作で発生す
る出力端子４５の出力電圧は次式で表わされる。
Ｖ４５＝ （ｖ２（Ｖｔｈ３？＋Ｖｔｈ３＆））
ｖ。
ｖ。
十Ｖ ｔｈ８． 十Ｖ ｔｈ４２−ΔＶ４１ ・・・
（５）ここで、Ｖｔｈｓｑ ＝ Ｖ’ｈｎ６ ＋Ｋ”
％／’Ｖτ−＝Ｘ−−Ｖｔｈｓｓ ” Ｖ ｔｈｐａ
十Ｋｐ−ｖ”’ｒ’ｘ＝＝）ｌ−Ｖｔｈｓｏ ” Ｖ
Ｌｈｐ（、＋ＫｐＶｖ７＝］慴Ｖｃ：Ｃ端電位 ”ｈ４２ ＝ Ｖ ’ｈｌ）Ｏ＋ Ｋｐ％／”四＝■π
ΔＶ４１≧Ｖｔ Ｖ。
（５）ここで、Ｖｔｈｓｑ ＝ Ｖ’ｈｎ６ ＋Ｋ”
％／’Ｖτ−＝Ｘ−−Ｖｔｈｓｓ ” Ｖ ｔｈｐａ
十Ｋｐ−ｖ”’ｒ’ｘ＝＝）ｌ−Ｖｔｈｓｏ ” Ｖ
Ｌｈｐ（、＋ＫｐＶｖ７＝］慴Ｖｃ：Ｃ端電位 ”ｈ４２ ＝ Ｖ ’ｈｌ）Ｏ＋ Ｋｐ％／”四＝■π
ΔＶ４１≧Ｖｔ Ｖ。
よって、（５）式は
ｖ４５” ２ （Ｖ２ ＋ ＶｔｈｐＯ） 十Ｋ ”
ＪＶ［＝Ｘニー十Ｋｐ（ｆへ一十ＪＶ璽］弓十Ｊ■−
Ｖ４５・・・・・・・・・・・・（６） となるが（６）式において、ＫｎはＫｎ＞ＯであるがＶ
ｔｈｐｏ（ｏ、 Ｋｐ＜Ｏとなるため理想的には電源
電圧ｖ２に対し２倍近くの負電圧を発生させることがで
きる。
ＪＶ［＝Ｘニー十Ｋｐ（ｆへ一十ＪＶ璽］弓十Ｊ■−
Ｖ４５・・・・・・・・・・・・（６） となるが（６）式において、ＫｎはＫｎ＞ＯであるがＶ
ｔｈｐｏ（ｏ、 Ｋｐ＜Ｏとなるため理想的には電源
電圧ｖ２に対し２倍近くの負電圧を発生させることがで
きる。
第４図（ｇ）〜（ｊ）は（ｄ）〜（ｆ）の入力信号が各
端子に入゛力された場合のコンデンサ３６の端子Ａ、Ｂ
、コンデンサ４０の端子Ｃ１及び出力端子４５の動作波
形を示している。
端子に入゛力された場合のコンデンサ３６の端子Ａ、Ｂ
、コンデンサ４０の端子Ｃ１及び出力端子４５の動作波
形を示している。
本発明の一実施例によれば
（１）０ＭＯ８で性能の良い負電圧発生回路を構成でき
るのでＣＭＯＳアナログスイッチで問題となる電源電圧
範囲外の入力電圧も寄生電流の発生なしに扱うことがで
きる。
るのでＣＭＯＳアナログスイッチで問題となる電源電圧
範囲外の入力電圧も寄生電流の発生なしに扱うことがで
きる。
（２） ＣＭ ＯＳでアナログ各イッチを構成する場
合、スイッチ部をｎＭＯ８で構成しｐ−ｗｅｌｌ部を負
電圧に引くことができるのでラッチアップフリーのアナ
ログスイッチが構成できる。
合、スイッチ部をｎＭＯ８で構成しｐ−ｗｅｌｌ部を負
電圧に引くことができるのでラッチアップフリーのアナ
ログスイッチが構成できる。
第７図は第３図で述べた基本構成にボンピング動作の段
数を増加させ多段機能を持たせた負電圧発生回路を示す
。
数を増加させ多段機能を持たせた負電圧発生回路を示す
。
第７図において、ブロッキングダイオードはボンピング
段数に対応して増加しｎ段に対しくｎ＋１）個有する。
段数に対応して増加しｎ段に対しくｎ＋１）個有する。
５１１はソース端、基板端を電源端３０に接続されるｐ
チャンネルＭＯＳトランジスタ、５２１はドレイン端、
ゲート端をそれぞれＰＭＯ８５１１のドレイン端、ゲー
ト端に接続され、ソース端、基板端を電源端３１に接続
されるｎチャンネルＭＯ８）ランジスタ、５３１はＰＭ
Ｏ８５１１，ｎＭＯ８５２１のゲート端に接続される入
力端子、３９０はソース端とゲート端を接続しその共通
接続端をコンデンサ３６の他端に接続するＰＭＯ８３９
０のドレイン端に接続され、他端をＰＭＯ８５１１のド
レイン端に接続されるコンデンサである。
チャンネルＭＯＳトランジスタ、５２１はドレイン端、
ゲート端をそれぞれＰＭＯ８５１１のドレイン端、ゲー
ト端に接続され、ソース端、基板端を電源端３１に接続
されるｎチャンネルＭＯ８）ランジスタ、５３１はＰＭ
Ｏ８５１１，ｎＭＯ８５２１のゲート端に接続される入
力端子、３９０はソース端とゲート端を接続しその共通
接続端をコンデンサ３６の他端に接続するＰＭＯ８３９
０のドレイン端に接続され、他端をＰＭＯ８５１１のド
レイン端に接続されるコンデンサである。
本構成の動作は次のようになる。
入力端子５３１に入力端子３５の反転信号が入力される
とブロッキングダイオード３９０、コンデンサ４００は
第３図で説明したＰＭＯ８３９、コンデンサ４０と同じ
働きをし、ＰＭＯ８３９０のドレイン端は■、附近の電
圧と負電圧の間の電圧動作を繰り返す。
とブロッキングダイオード３９０、コンデンサ４００は
第３図で説明したＰＭＯ８３９、コンデンサ４０と同じ
働きをし、ＰＭＯ８３９０のドレイン端は■、附近の電
圧と負電圧の間の電圧動作を繰り返す。
５１１〜５３１，３９０，４００と同様の構成が以下ｎ
段つながった場合（例えば２段目は５１２〜５３２，３
９１，４０１）のｐ−ｗｅｌｌ端の電圧ｖ４．は Ｖ４３＝ （ｎ＋１）ＣＶｔ十Ｖｌ）Ｉｐｏ）十Ｋ”
Ｖτ７：コへ７＋Ｋｐ（２乙十−一二ｖｎ＋Ｚｎ ・・・・・・・・・・・・・・・（７）Ｖｃｉ： ＰＭ
Ｏ８３９ｒのドレイン端電圧と表わされる。
段つながった場合（例えば２段目は５１２〜５３２，３
９１，４０１）のｐ−ｗｅｌｌ端の電圧ｖ４．は Ｖ４３＝ （ｎ＋１）ＣＶｔ十Ｖｌ）Ｉｐｏ）十Ｋ”
Ｖτ７：コへ７＋Ｋｐ（２乙十−一二ｖｎ＋Ｚｎ ・・・・・・・・・・・・・・・（７）Ｖｃｉ： ＰＭ
Ｏ８３９ｒのドレイン端電圧と表わされる。
以上述べてきた実施例、応用例はｐ−ｗｅｌｌを有する
０ＭＯ８の場合について述べたが、ｎ−ｗｅｌｌを有す
る０ＭＯ８の場合は本発明と同じ考え方でｎ−ｗｅｌｌ
を電源電圧よりも高い正電圧に昇圧しアナログスイッチ
をＰＭＯ８で構成することにより本発明により取り除か
れたＣＭＯＳアナログスイッチの欠点を取り除くことが
できる。
０ＭＯ８の場合について述べたが、ｎ−ｗｅｌｌを有す
る０ＭＯ８の場合は本発明と同じ考え方でｎ−ｗｅｌｌ
を電源電圧よりも高い正電圧に昇圧しアナログスイッチ
をＰＭＯ８で構成することにより本発明により取り除か
れたＣＭＯＳアナログスイッチの欠点を取り除くことが
できる。
以上述べたことから明らかなように、本発明によれば性
能の良い負電圧発生回路が構成できるのでＣＭＯＳアナ
ログスイッチの入力電圧が電源陰極電圧よシも低い場合
も信号源側に何ら影響を与えることなく、０ＭＯ８素子
内にラッチアップ現象等を起こすことなくアナログスイ
ッチを実現できる。
能の良い負電圧発生回路が構成できるのでＣＭＯＳアナ
ログスイッチの入力電圧が電源陰極電圧よシも低い場合
も信号源側に何ら影響を与えることなく、０ＭＯ８素子
内にラッチアップ現象等を起こすことなくアナログスイ
ッチを実現できる。
また、従来単一電源で単一極性のみしか実現できなかっ
たＭＯＳアナログ回路が単一電源で両極性入力のＭＯＳ
アナログ回路が実現できる。
たＭＯＳアナログ回路が単一電源で両極性入力のＭＯＳ
アナログ回路が実現できる。
第１図（ａ）、 （ｂ）、 （Ｃ）はＣＭＯＳアナログ
スイッチの欠点を説明する図、第２図は本発明による負
電圧発生回路を用いた場合のアナログスイッチ構造を示
す図、第３図は本発明による負電圧発生回路の基本構成
を示す図、第４図は第３図の本発明による負電圧発生回
路のタイムチャートを示す図、第５図（ト））、（４）
、に）、（ｎ）は本発明による負電圧発生回路の充放電
動作を示す図、第６図は負電圧をｐ−ｗｅｌｌに帰還さ
せた場合の問題点を説明する負電圧としきい電圧特性図
、第７図はポンピング段数を増加させた場合の本発明の
他の実施例を示す図である。 ３．３２，３８．３９・・・Ｐ−ＭＯＳ、４．３４゜３
７．４２・ ｎ−ＭＯＳ、６・・・インバータ、■。 ９ ％３図 ”＃、４図 曲５達話 −−−−−一−−−−−−−−−−−−
−−−−−−ｏゞ’ＪＪＳ図 ０ ｖヰ５
スイッチの欠点を説明する図、第２図は本発明による負
電圧発生回路を用いた場合のアナログスイッチ構造を示
す図、第３図は本発明による負電圧発生回路の基本構成
を示す図、第４図は第３図の本発明による負電圧発生回
路のタイムチャートを示す図、第５図（ト））、（４）
、に）、（ｎ）は本発明による負電圧発生回路の充放電
動作を示す図、第６図は負電圧をｐ−ｗｅｌｌに帰還さ
せた場合の問題点を説明する負電圧としきい電圧特性図
、第７図はポンピング段数を増加させた場合の本発明の
他の実施例を示す図である。 ３．３２，３８．３９・・・Ｐ−ＭＯＳ、４．３４゜３
７．４２・ ｎ−ＭＯＳ、６・・・インバータ、■。 ９ ％３図 ”＃、４図 曲５達話 −−−−−一−−−−−−−−−−−−
−−−−−−ｏゞ’ＪＪＳ図 ０ ｖヰ５
Claims (1)
- 【特許請求の範囲】 １、 ＩＣ，ＬＳＩ内で電源電圧範囲拡大のために用
いる容量とブロッキングダイオードとの組み合わせによ
るチャージポンプ方式の電圧発生回路において、容量充
電回路をＰＭＯ８とｎＭＯ８の組み合わせにより構成し
、基板と該ＭＯ８のドレイン間が順方向となるのを防止
するために電圧発生回路の出力電圧を容量充電回路の第
１のＭＯＳの基板に帰還させ、帰還電圧による第１のＭ
ＯＳのしきい電圧上昇の影響を低減させるために該第１
のＭＯＳと並列に第２のＭＯＳを配置し該第２のＭＯＳ
のゲートに容量充電回路の充電動作に対応したブロッキ
ングダイオードの端子電圧を帰還させることを特徴とし
た電圧発生回路。 ２、 チャージポンプ方式の電圧発生回路に用いるブロ
ッキングダイオードを、負電圧発生回路ではＰＭＯ８で
構成し、正電圧発生回路ではｆｌＭｏＳで構成すること
を特徴とする特許請求の範囲第１項記載の電圧発生回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56138447A JPS5840631A (ja) | 1981-09-04 | 1981-09-04 | 電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56138447A JPS5840631A (ja) | 1981-09-04 | 1981-09-04 | 電圧発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5840631A true JPS5840631A (ja) | 1983-03-09 |
| JPH0133841B2 JPH0133841B2 (ja) | 1989-07-17 |
Family
ID=15222210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56138447A Granted JPS5840631A (ja) | 1981-09-04 | 1981-09-04 | 電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5840631A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6171658A (ja) * | 1984-09-11 | 1986-04-12 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | 基板バイアス発生回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5453240A (en) * | 1977-10-03 | 1979-04-26 | Toshiba Corp | Reverse voltage generating circuit |
-
1981
- 1981-09-04 JP JP56138447A patent/JPS5840631A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5453240A (en) * | 1977-10-03 | 1979-04-26 | Toshiba Corp | Reverse voltage generating circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6171658A (ja) * | 1984-09-11 | 1986-04-12 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | 基板バイアス発生回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0133841B2 (ja) | 1989-07-17 |
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