JPH098645A - 半導体装置 - Google Patents
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- JPH098645A JPH098645A JP7150362A JP15036295A JPH098645A JP H098645 A JPH098645 A JP H098645A JP 7150362 A JP7150362 A JP 7150362A JP 15036295 A JP15036295 A JP 15036295A JP H098645 A JPH098645 A JP H098645A
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Abstract
(57)【要約】
【目的】 スタンバイ状態でリーチ電圧が高く、かつ、
リーク電流が少なく、アクティブ状態でしきい値電圧が
より低く、低電源電圧で高速動作が可能な半導体装置を
提供する。 【構成】 ＣＭＯＳ回路１００においては、スタンバイ
状態ではＰＭＯＳ１０１の基板にＶｃｃレベル、ＮＭＯ
Ｓ１０３の基板にＶｓｓレベルが供給され、Ｖｂｓ（Ｐ
ＭＯＳ）＝Ｖｂｓ（ＮＭＯＳ）＝０Ｖとなる。アクティ
ブ状態では、ＰＭＯＳ１０１の基板およびＮＭＯＳ１０
３の基板にソース−基板間のｐ−ｎ接合部にそれぞれ−
Ｖｂｓ（ＰＭＯＳ）＝Ｖｃｃ−Ｖｅｑ１＜ΦＢｕｉｌ
ｄ，Ｖｐｓ（ＮＭＯＳ）＝Ｖｅｑ２−Ｖｓｓ＜ΦＢｕｉ
ｌｄとなるようなＶｅｑ１およびＶｅｑ２が供給され、
しきい値電圧はスタンバイ状態によりも低くなる。この
ときｐ−ｎ接合部にかかる順バイアスによるリーク電流
は極めて小さく無視できる。
リーク電流が少なく、アクティブ状態でしきい値電圧が
より低く、低電源電圧で高速動作が可能な半導体装置を
提供する。 【構成】 ＣＭＯＳ回路１００においては、スタンバイ
状態ではＰＭＯＳ１０１の基板にＶｃｃレベル、ＮＭＯ
Ｓ１０３の基板にＶｓｓレベルが供給され、Ｖｂｓ（Ｐ
ＭＯＳ）＝Ｖｂｓ（ＮＭＯＳ）＝０Ｖとなる。アクティ
ブ状態では、ＰＭＯＳ１０１の基板およびＮＭＯＳ１０
３の基板にソース−基板間のｐ−ｎ接合部にそれぞれ−
Ｖｂｓ（ＰＭＯＳ）＝Ｖｃｃ−Ｖｅｑ１＜ΦＢｕｉｌ
ｄ，Ｖｐｓ（ＮＭＯＳ）＝Ｖｅｑ２−Ｖｓｓ＜ΦＢｕｉ
ｌｄとなるようなＶｅｑ１およびＶｅｑ２が供給され、
しきい値電圧はスタンバイ状態によりも低くなる。この
ときｐ−ｎ接合部にかかる順バイアスによるリーク電流
は極めて小さく無視できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
低電圧で高速動作を実現する半導体装置に関する。
低電圧で高速動作を実現する半導体装置に関する。
【０００２】
【従来の技術】近年、消費電力の低減や素子の微細化に
よる素子耐圧の低下のため、電源電圧の低電圧化が必要
となっている。しかし、低電圧ではしきい値電圧が無視
できなくなるためＭＯＳトランジスタの動作速度が遅く
なり、これを防止するのにアクティブ状態でのしきい値
電圧の低下が図られている。しきい値電圧を低下させる
とスタンバイ状態でのＭＯＳトランジスタのサブスレッ
ショルド電流によるリーク電流の増加につながるという
問題点があるが、特開平５−１０８１９４１では、それ
を解消すべく、アクティブ状態では低電源電圧でも高速
な動作が可能であり、かつ、スタンバイ状態ではリーク
電流による消費電力が少ない情報処理装置を提供するこ
とを目的とした低消費電力型半導体集積回路が示されて
いる。
よる素子耐圧の低下のため、電源電圧の低電圧化が必要
となっている。しかし、低電圧ではしきい値電圧が無視
できなくなるためＭＯＳトランジスタの動作速度が遅く
なり、これを防止するのにアクティブ状態でのしきい値
電圧の低下が図られている。しきい値電圧を低下させる
とスタンバイ状態でのＭＯＳトランジスタのサブスレッ
ショルド電流によるリーク電流の増加につながるという
問題点があるが、特開平５−１０８１９４１では、それ
を解消すべく、アクティブ状態では低電源電圧でも高速
な動作が可能であり、かつ、スタンバイ状態ではリーク
電流による消費電力が少ない情報処理装置を提供するこ
とを目的とした低消費電力型半導体集積回路が示されて
いる。
【０００３】図１５は、従来の特開平５−１０８１９４
１に記載された低消費電力型半導体集積回路の実施例を
示す図である。
１に記載された低消費電力型半導体集積回路の実施例を
示す図である。
【０００４】図１５において、まず、低電源電圧での高
速動作を保つために、ＭＯＳトランジスタ（ＭＮ，Ｍ
Ｐ）のしきい値は低く設定されている。一方、キーボー
ド入力が一定時間以上ない場合や、最低消費電力の状態
が一定時間以上続いた場合を判定して、プログラム命令
あるいは外部の制御信号によって待機モード（スタンバ
イ状態）に入る。
速動作を保つために、ＭＯＳトランジスタ（ＭＮ，Ｍ
Ｐ）のしきい値は低く設定されている。一方、キーボー
ド入力が一定時間以上ない場合や、最低消費電力の状態
が一定時間以上続いた場合を判定して、プログラム命令
あるいは外部の制御信号によって待機モード（スタンバ
イ状態）に入る。
【０００５】待機モードではクロック制御回路３により
ＭＰＵ（マイクロプロセッサ・ユニット）１に供給する
クロックＣｋｍを停止し、同時に動作モード切換信号Ａ
により基本バイアス回路２−１，２−２を作動させて、
ＮＭＯＳトランジスタ（ＭＮ）には負の基板バイアスＶ
Bn，ＰチャネルＭＯＳトランジスタ（ＭＰ）には電源よ
りも正の基板バイアスＶBpを印加する。基板バイアスを
印加することによりＭＯＳトランジスタのしきい値は上
昇し、リーク電流はしきい値上昇分の指数関数で減少す
る。すなわち、基板バイアスに印加すると、サブスレッ
ショルド特性が改善されてリーク電流が減少する。素子
数の多いマイクロプロセッサであるほどリーク電流の低
減量は大きく、基板バイアス回路２−１，２−２の消費
電流以上の値となる。以上の作用により、低電圧での高
速動作が可能で待機モード時は消費電力の少ない情報処
理装置が可能になる。
ＭＰＵ（マイクロプロセッサ・ユニット）１に供給する
クロックＣｋｍを停止し、同時に動作モード切換信号Ａ
により基本バイアス回路２−１，２−２を作動させて、
ＮＭＯＳトランジスタ（ＭＮ）には負の基板バイアスＶ
Bn，ＰチャネルＭＯＳトランジスタ（ＭＰ）には電源よ
りも正の基板バイアスＶBpを印加する。基板バイアスを
印加することによりＭＯＳトランジスタのしきい値は上
昇し、リーク電流はしきい値上昇分の指数関数で減少す
る。すなわち、基板バイアスに印加すると、サブスレッ
ショルド特性が改善されてリーク電流が減少する。素子
数の多いマイクロプロセッサであるほどリーク電流の低
減量は大きく、基板バイアス回路２−１，２−２の消費
電流以上の値となる。以上の作用により、低電圧での高
速動作が可能で待機モード時は消費電力の少ない情報処
理装置が可能になる。
【０００６】
【発明が解決しようとする課題】しかしながら、図１３
に示した従来の低消費電力型半導体集積回路は、待機モ
ード時（スタンバイ状態）ではＰＭＯＳトランジスタ
（ＭＰ）には正の基板バイアスＶBpが、ＮＭＯＳトラン
ジスタ（ＭＮ）には負の基板バイアスＶBnが印加される
ためソース−基板間で逆バイアスがかかり、空乏層の広
がりが大きくなる。したがって、スタンバイ状態のとき
しきい値電圧は上昇するが、この低消費電力型半導体集
積回路が微細化されるにつれて短チャネル効果が顕著に
現われ、スタンバイ状態でのＮＭＯＳトランジスタのサ
ブスレッショルド電流からなるリーク電流、ひいては消
費電力が十分には低減されないという問題点があった。
に示した従来の低消費電力型半導体集積回路は、待機モ
ード時（スタンバイ状態）ではＰＭＯＳトランジスタ
（ＭＰ）には正の基板バイアスＶBpが、ＮＭＯＳトラン
ジスタ（ＭＮ）には負の基板バイアスＶBnが印加される
ためソース−基板間で逆バイアスがかかり、空乏層の広
がりが大きくなる。したがって、スタンバイ状態のとき
しきい値電圧は上昇するが、この低消費電力型半導体集
積回路が微細化されるにつれて短チャネル効果が顕著に
現われ、スタンバイ状態でのＮＭＯＳトランジスタのサ
ブスレッショルド電流からなるリーク電流、ひいては消
費電力が十分には低減されないという問題点があった。
【０００７】本発明の半導体装置は以上のような問題点
を解決するためになされたもので、スタンバイ状態で、
しきい値電圧が高く、かつ、短チャネル効果によるリー
ク電流がより少なく消費電力の低減が可能であり、アク
ティブ状態で、しきい値電圧がより低く、低電源電圧で
高速動作が可能な半導体装置を提供することを目的とす
る。
を解決するためになされたもので、スタンバイ状態で、
しきい値電圧が高く、かつ、短チャネル効果によるリー
ク電流がより少なく消費電力の低減が可能であり、アク
ティブ状態で、しきい値電圧がより低く、低電源電圧で
高速動作が可能な半導体装置を提供することを目的とす
る。
【０００８】
【課題を解決するための手段】請求項１の半導体装置
は、スタンバイ状態とアクティブ状態とを有するＰチャ
ネルＭＯＳトランジスタと、スタンバイ状態とアクティ
ブ状態とを有するＮチャネルＭＯＳトランジスタと、Ｐ
チャネルＭＯＳトランジスタがスタンバイ状態であると
き、ＰチャネルＭＯＳトランジスタの基板にＰチャネル
ＭＯＳトランジスタのソース電極の電位を基準にして０
または正の電位を供給する第１の電位供給手段と、Ｐチ
ャネルＭＯＳトランジスタがアクティブ状態であると
き、ＰチャネルＭＯＳトランジスタの基板にＰチャネル
ＭＯＳトランジスタのソース電極の電位を基準にして絶
対値がビルトインポテンシャル以下の負の電位を供給す
る第２の電位供給手段と、ＮチャネルＭＯＳトランジス
タがスタンバイ状態であるとき、ＮチャネルＭＯＳトラ
ンジスタの基板にＮチャネルＭＯＳトランジスタのソー
ス電極の電位を基準にて０または負の電位を供給する第
３の電位供給手段と、ＮチャネルＭＯＳトランジスタが
アクティブ状態であるとき、ＮチャネルＭＯＳトランジ
スタの基板にＮチャネルＭＯＳトランジスタのソース電
極の電位を基準にして絶対値がビルトインポテンシャル
以下の正の電位を供給する第４の電位供給手段とを設け
たものである。
は、スタンバイ状態とアクティブ状態とを有するＰチャ
ネルＭＯＳトランジスタと、スタンバイ状態とアクティ
ブ状態とを有するＮチャネルＭＯＳトランジスタと、Ｐ
チャネルＭＯＳトランジスタがスタンバイ状態であると
き、ＰチャネルＭＯＳトランジスタの基板にＰチャネル
ＭＯＳトランジスタのソース電極の電位を基準にして０
または正の電位を供給する第１の電位供給手段と、Ｐチ
ャネルＭＯＳトランジスタがアクティブ状態であると
き、ＰチャネルＭＯＳトランジスタの基板にＰチャネル
ＭＯＳトランジスタのソース電極の電位を基準にして絶
対値がビルトインポテンシャル以下の負の電位を供給す
る第２の電位供給手段と、ＮチャネルＭＯＳトランジス
タがスタンバイ状態であるとき、ＮチャネルＭＯＳトラ
ンジスタの基板にＮチャネルＭＯＳトランジスタのソー
ス電極の電位を基準にて０または負の電位を供給する第
３の電位供給手段と、ＮチャネルＭＯＳトランジスタが
アクティブ状態であるとき、ＮチャネルＭＯＳトランジ
スタの基板にＮチャネルＭＯＳトランジスタのソース電
極の電位を基準にして絶対値がビルトインポテンシャル
以下の正の電位を供給する第４の電位供給手段とを設け
たものである。
【０００９】請求項２に係る半導体装置は、スタンバイ
状態とアクティブ状態とを有するＰチャネルＭＯＳトラ
ンジスタと、スタンバイ状態とアクティブ状態とを有す
るＮチャネルＭＯＳトランジスタと、ＰチャネルＭＯＳ
トランジスタがスタンバイ状態であるとき、Ｐチャネル
ＭＯＳトランジスタの基板にＰチャネルＭＯＳトランジ
スタのソース電極の電位を基準にして０または正の電位
を供給する第１の電位供給手段と、ＮチャネルＭＯＳト
ランジスタがスタンバイ状態であるとき、ＮチャネルＭ
ＯＳトランジスタの基板にＮチャネルＭＯＳトランジス
タのソース電極の電位を基準にして０または負の電位を
供給する第２の電位供給手段と、ＰチャネルＭＯＳトラ
ンジスタおよびＮチャネルＭＯＳトランジスタとがアク
ティブ状態のとき、ＰチャネルＭＯＳトランジスタの基
板とＮチャネルＭＯＳトランジスタの基板とを短絡する
短絡手段とを設けたものである。
状態とアクティブ状態とを有するＰチャネルＭＯＳトラ
ンジスタと、スタンバイ状態とアクティブ状態とを有す
るＮチャネルＭＯＳトランジスタと、ＰチャネルＭＯＳ
トランジスタがスタンバイ状態であるとき、Ｐチャネル
ＭＯＳトランジスタの基板にＰチャネルＭＯＳトランジ
スタのソース電極の電位を基準にして０または正の電位
を供給する第１の電位供給手段と、ＮチャネルＭＯＳト
ランジスタがスタンバイ状態であるとき、ＮチャネルＭ
ＯＳトランジスタの基板にＮチャネルＭＯＳトランジス
タのソース電極の電位を基準にして０または負の電位を
供給する第２の電位供給手段と、ＰチャネルＭＯＳトラ
ンジスタおよびＮチャネルＭＯＳトランジスタとがアク
ティブ状態のとき、ＰチャネルＭＯＳトランジスタの基
板とＮチャネルＭＯＳトランジスタの基板とを短絡する
短絡手段とを設けたものである。
【００１０】請求項３に係る半導体装置は、請求項２の
半導体装置において、短絡手段がＰチャネルＭＯＳトラ
ンジスタの基板とＮチャネルＭＯＳトランジスタの基板
とを短絡するとき、ＰチャネルＭＯＳトランジスタの基
板とＮチャネルＭＯＳトランジスタの基板とに、スタン
バイ状態のときのＰチャネルＭＯＳトランジスタの基板
の電位とスタンバイ状態のときのＮチャネルＭＯＳトラ
ンジスタの基板の電位との中間の電位を供給する第３の
電位供給手段をさらに設けたものである。
半導体装置において、短絡手段がＰチャネルＭＯＳトラ
ンジスタの基板とＮチャネルＭＯＳトランジスタの基板
とを短絡するとき、ＰチャネルＭＯＳトランジスタの基
板とＮチャネルＭＯＳトランジスタの基板とに、スタン
バイ状態のときのＰチャネルＭＯＳトランジスタの基板
の電位とスタンバイ状態のときのＮチャネルＭＯＳトラ
ンジスタの基板の電位との中間の電位を供給する第３の
電位供給手段をさらに設けたものである。
【００１１】請求項４に係る半導体装置は、スタンバイ
状態とアクティブ状態とを有するＰチャネルＭＯＳトラ
ンジスタと、スタンバイ状態とアクティブ状態とを有す
るＮチャネルＭＯＳトランジスタと、ＰチャネルＭＯＳ
トランジスタがスタンバイ状態であるときＰチャネルＭ
ＯＳトランジスタの基板にＰチャネルＭＯＳトランジス
タのソース電極の電位を基準にして０または正の電位を
供給する第１の電位供給手段と、ＮチャネルＭＯＳトラ
ンジスタがスタンバイ状態であるときＮチャネルＭＯＳ
トランジスタの基板にＮチャネルＭＯＳトランジスタの
ソース電極の電位を基準にして０または負の電位を供給
する第２の電位供給手段と、ＰチャネルＭＯＳトランジ
スタとＮチャネルＭＯＳトランジスタとがアクティブ状
態であるときＰチャネルＭＯＳトランジスタの基板とＮ
チャネルＭＯＳトランジスタの基板とにスタンバイ状態
のときのＰチャネルＭＯＳトランジスタの基板の電位と
スタンバイ状態のときのＮチャネルＭＯＳトランジスタ
の基板の電位との中間の電位を供給する第３の電位供給
手段とを設けたものである。
状態とアクティブ状態とを有するＰチャネルＭＯＳトラ
ンジスタと、スタンバイ状態とアクティブ状態とを有す
るＮチャネルＭＯＳトランジスタと、ＰチャネルＭＯＳ
トランジスタがスタンバイ状態であるときＰチャネルＭ
ＯＳトランジスタの基板にＰチャネルＭＯＳトランジス
タのソース電極の電位を基準にして０または正の電位を
供給する第１の電位供給手段と、ＮチャネルＭＯＳトラ
ンジスタがスタンバイ状態であるときＮチャネルＭＯＳ
トランジスタの基板にＮチャネルＭＯＳトランジスタの
ソース電極の電位を基準にして０または負の電位を供給
する第２の電位供給手段と、ＰチャネルＭＯＳトランジ
スタとＮチャネルＭＯＳトランジスタとがアクティブ状
態であるときＰチャネルＭＯＳトランジスタの基板とＮ
チャネルＭＯＳトランジスタの基板とにスタンバイ状態
のときのＰチャネルＭＯＳトランジスタの基板の電位と
スタンバイ状態のときのＮチャネルＭＯＳトランジスタ
の基板の電位との中間の電位を供給する第３の電位供給
手段とを設けたものである。
【００１２】請求項５に係る半導体装置は、請求項２ま
たは３に記載の半導体装置において、短絡手段により短
絡されるＰチャネルＭＯＳトランジスタの基板の寄生容
量とＮチャネルＭＯＳトランジスタの基板の寄生容量と
を等しくなるように調整する寄生容量調整手段をさらに
設けたものである。
たは３に記載の半導体装置において、短絡手段により短
絡されるＰチャネルＭＯＳトランジスタの基板の寄生容
量とＮチャネルＭＯＳトランジスタの基板の寄生容量と
を等しくなるように調整する寄生容量調整手段をさらに
設けたものである。
【００１３】請求項６に係る半導体装置は、接地電位が
与えられた第１のＰウエル上に形成されたＮチャネルＭ
ＯＳトランジスタと電源電位が与えられた第１のＮウエ
ル上に形成されたＰチャネルＭＯＳトランジスタとを含
む第１の回路と、接地電位が与えられた第２のＰウエル
上に形成されたＮチャネルＭＯＳトランジスタと電源電
位が与えられた第２のＮウエル上に形成されたＰチャネ
ルＭＯＳトランジスタとを含む第２の回路と、第１の外
部信号により第１のＮウエルと第１のＰウエルとをイコ
ライズする第１のイコライズ手段と、第２の外部信号に
より第１のＮウエルと第２のＮウエルとをイコライズす
る第２のイコライズ手段と、第３の外部信号により第１
のＰウエルと第２のＰウエルとをイコライズする第３の
イコライズ手段とを設けたものである。
与えられた第１のＰウエル上に形成されたＮチャネルＭ
ＯＳトランジスタと電源電位が与えられた第１のＮウエ
ル上に形成されたＰチャネルＭＯＳトランジスタとを含
む第１の回路と、接地電位が与えられた第２のＰウエル
上に形成されたＮチャネルＭＯＳトランジスタと電源電
位が与えられた第２のＮウエル上に形成されたＰチャネ
ルＭＯＳトランジスタとを含む第２の回路と、第１の外
部信号により第１のＮウエルと第１のＰウエルとをイコ
ライズする第１のイコライズ手段と、第２の外部信号に
より第１のＮウエルと第２のＮウエルとをイコライズす
る第２のイコライズ手段と、第３の外部信号により第１
のＰウエルと第２のＰウエルとをイコライズする第３の
イコライズ手段とを設けたものである。
【００１４】請求項７に係る半導体装置は、入力信号に
応答してオン／オフとなるＰチャネルＭＯＳトランジス
タと、入力信号に応答してオン／オフとなるＮチャネル
ＭＯＳトランジスタと、ＰチャネルＭＯＳトランジスタ
がオフであるときＰチャネルＭＯＳトランジスタの基板
にＰチャネルＭＯＳトランジスタのソース電極の電位を
基準にして０または正の電位を供給する第１の電位供給
手段と、ＰチャネルＭＯＳトランジスタがオンであると
きＰチャネルＭＯＳトランジスタの基板にＰチャネルＭ
ＯＳトランジスタのソース電極の電位を基準にして負の
電位を供給する第２の電位供給手段と、ＮチャネルＭＯ
ＳトランジスタがオフであるときＮチャネルＭＯＳトラ
ンジスタの基板にＮチャネルＭＯＳトランジスタのソー
ス電極の電位を基準にして０または負の電位を供給する
第３の電位供給手段と、ＮチャネルＭＯＳトランジスタ
がオンであるときＮチャネルＭＯＳトランジスタの基板
にＮチャネルＭＯＳトランジスタのソース電極の電位を
基準にして正の電位を供給する第４の電位供給手段とを
設けたものである。
応答してオン／オフとなるＰチャネルＭＯＳトランジス
タと、入力信号に応答してオン／オフとなるＮチャネル
ＭＯＳトランジスタと、ＰチャネルＭＯＳトランジスタ
がオフであるときＰチャネルＭＯＳトランジスタの基板
にＰチャネルＭＯＳトランジスタのソース電極の電位を
基準にして０または正の電位を供給する第１の電位供給
手段と、ＰチャネルＭＯＳトランジスタがオンであると
きＰチャネルＭＯＳトランジスタの基板にＰチャネルＭ
ＯＳトランジスタのソース電極の電位を基準にして負の
電位を供給する第２の電位供給手段と、ＮチャネルＭＯ
ＳトランジスタがオフであるときＮチャネルＭＯＳトラ
ンジスタの基板にＮチャネルＭＯＳトランジスタのソー
ス電極の電位を基準にして０または負の電位を供給する
第３の電位供給手段と、ＮチャネルＭＯＳトランジスタ
がオンであるときＮチャネルＭＯＳトランジスタの基板
にＮチャネルＭＯＳトランジスタのソース電極の電位を
基準にして正の電位を供給する第４の電位供給手段とを
設けたものである。
【００１５】請求項８に係る半導体装置は、入力信号に
応答してオン／オフとなる第１のＰチャネルＭＯＳトラ
ンジスタと、入力信号に応答してオン／オフとなる第２
のＰチャネルＭＯＳトランジスタと、入力信号に応答し
てオン／オフとなる第１のＮチャネルＭＯＳトランジス
タと、入力信号に応答してオン／オフとなる第２のＮチ
ャネルＭＯＳトランジスタと、第１のＰチャネルＭＯＳ
トランジスタがオフとなるとき第１のＰチャネルＭＯＳ
トランジスタの基板に第１のＰチャネルＭＯＳトランジ
スタのソース電極の電位を基準にして０または正の電位
を供給する第１の電位供給手段と、第２のＰチャネルＭ
ＯＳトランジスタがオフとなるとき第２のＰチャネルＭ
ＯＳトランジスタの基板に第２のＰチャネルＭＯＳトラ
ンジスタのソース電極の電位を基準にして０または正の
電位を供給する第２の電位供給手段と、第１のＮチャネ
ルＭＯＳトランジスタがオフとなるとき第１のＮチャネ
ルＭＯＳトランジスタの基板に第１のＮチャネルＭＯＳ
トランジスタのソース電極の電位を基準にして０または
負の電位を供給する第３の電位供給手段と、第２のＮチ
ャネルＭＯＳトランジスタがオフとなるとき第２のＮチ
ャネルＭＯＳトランジスタの基板に第２のＮチャネルＭ
ＯＳトランジスタのソース電極の電位を基準にして０ま
たは負の電位を供給する第４の電位供給手段と、第２の
ＰチャネルＭＯＳトランジスタおよび第１のＮチャネル
ＭＯＳトランジスタがオンになるとき第２のＰチャネル
ＭＯＳトランジスタの基板と第１のＮチャネルＭＯＳト
ランジスタの基板とを短絡する第１の短絡手段と、第１
のＰチャネルＭＯＳトランジスタおよび第２のＮチャネ
ルＭＯＳトランジスタがオンになるとき第１のＰチャネ
ルＭＯＳトランジスタの基板と第２のＮチャネルＭＯＳ
トランジスタの基板とを短絡する第２の短絡手段とを設
けたものである。
応答してオン／オフとなる第１のＰチャネルＭＯＳトラ
ンジスタと、入力信号に応答してオン／オフとなる第２
のＰチャネルＭＯＳトランジスタと、入力信号に応答し
てオン／オフとなる第１のＮチャネルＭＯＳトランジス
タと、入力信号に応答してオン／オフとなる第２のＮチ
ャネルＭＯＳトランジスタと、第１のＰチャネルＭＯＳ
トランジスタがオフとなるとき第１のＰチャネルＭＯＳ
トランジスタの基板に第１のＰチャネルＭＯＳトランジ
スタのソース電極の電位を基準にして０または正の電位
を供給する第１の電位供給手段と、第２のＰチャネルＭ
ＯＳトランジスタがオフとなるとき第２のＰチャネルＭ
ＯＳトランジスタの基板に第２のＰチャネルＭＯＳトラ
ンジスタのソース電極の電位を基準にして０または正の
電位を供給する第２の電位供給手段と、第１のＮチャネ
ルＭＯＳトランジスタがオフとなるとき第１のＮチャネ
ルＭＯＳトランジスタの基板に第１のＮチャネルＭＯＳ
トランジスタのソース電極の電位を基準にして０または
負の電位を供給する第３の電位供給手段と、第２のＮチ
ャネルＭＯＳトランジスタがオフとなるとき第２のＮチ
ャネルＭＯＳトランジスタの基板に第２のＮチャネルＭ
ＯＳトランジスタのソース電極の電位を基準にして０ま
たは負の電位を供給する第４の電位供給手段と、第２の
ＰチャネルＭＯＳトランジスタおよび第１のＮチャネル
ＭＯＳトランジスタがオンになるとき第２のＰチャネル
ＭＯＳトランジスタの基板と第１のＮチャネルＭＯＳト
ランジスタの基板とを短絡する第１の短絡手段と、第１
のＰチャネルＭＯＳトランジスタおよび第２のＮチャネ
ルＭＯＳトランジスタがオンになるとき第１のＰチャネ
ルＭＯＳトランジスタの基板と第２のＮチャネルＭＯＳ
トランジスタの基板とを短絡する第２の短絡手段とを設
けたものである。
【００１６】請求項９に係る半導体装置は、請求項８の
半導体装置において、第１の短絡手段が第２のＰチャネ
ルＭＯＳトランジスタと第１のＮチャネルＭＯＳトラン
ジスタとを短絡するとき第２のＰチャネルＭＯＳトラン
ジスタの基板と第１のＮチャネルＭＯＳトランジスタの
基板とにオフのときの第２のＰチャネルＭＯＳトランジ
スタの基板の電位と第１のＮチャネルＭＯＳトランジス
タの基板の電位との中間の電位を供給する第３の電位供
給手段と、第２の短絡手段が前記第１のＰチャネルＭＯ
Ｓトランジスタと第２のＮチャネルＭＯＳトランジスタ
とを短絡するときオフのときの第１のＰチャネルＭＯＳ
トランジスタの基板の電位とオフのときの第２のＮチャ
ネルＭＯＳトランジスタの基板の電位との中間の電位を
供給する第４の電位供給手段とをさらに設けたものであ
る。
半導体装置において、第１の短絡手段が第２のＰチャネ
ルＭＯＳトランジスタと第１のＮチャネルＭＯＳトラン
ジスタとを短絡するとき第２のＰチャネルＭＯＳトラン
ジスタの基板と第１のＮチャネルＭＯＳトランジスタの
基板とにオフのときの第２のＰチャネルＭＯＳトランジ
スタの基板の電位と第１のＮチャネルＭＯＳトランジス
タの基板の電位との中間の電位を供給する第３の電位供
給手段と、第２の短絡手段が前記第１のＰチャネルＭＯ
Ｓトランジスタと第２のＮチャネルＭＯＳトランジスタ
とを短絡するときオフのときの第１のＰチャネルＭＯＳ
トランジスタの基板の電位とオフのときの第２のＮチャ
ネルＭＯＳトランジスタの基板の電位との中間の電位を
供給する第４の電位供給手段とをさらに設けたものであ
る。
【００１７】請求項１０に係る半導体装置は、請求項８
または９に記載の半導体装置において、第１の短絡手段
により短絡される第１のＰチャネルＭＯＳトランジスタ
の基板の寄生容量と第２のＮチャネルＭＯＳトランジス
タの基板の寄生容量とを等しくなるように調整する、ま
たは、第２の短絡手段により短絡される第２のＰチャネ
ルＭＯＳトランジスタの基板の寄生容量と第１のＮチャ
ネルＭＯＳトランジスタの基板の寄生容量とを等しくな
るように調整する寄生容量調整手段を設けたものであ
る。
または９に記載の半導体装置において、第１の短絡手段
により短絡される第１のＰチャネルＭＯＳトランジスタ
の基板の寄生容量と第２のＮチャネルＭＯＳトランジス
タの基板の寄生容量とを等しくなるように調整する、ま
たは、第２の短絡手段により短絡される第２のＰチャネ
ルＭＯＳトランジスタの基板の寄生容量と第１のＮチャ
ネルＭＯＳトランジスタの基板の寄生容量とを等しくな
るように調整する寄生容量調整手段を設けたものであ
る。
【００１８】請求項１１にかかる半導体装置は、請求項
５または１０の半導体装置において、寄生容量調整手段
は、ダミートランジスタである。
５または１０の半導体装置において、寄生容量調整手段
は、ダミートランジスタである。
【００１９】
【作用】請求項１の半導体装置においては、Ｐチャネル
ＭＯＳトランジスタがスタンバイ状態であるときＰチャ
ネルＭＯＳトランジスタの基板にＰチャネルＭＯＳトラ
ンジスタのソース電極の電位を基準にした０または正の
電位が供給され、ＰチャネルＭＯＳトランジスタがアク
ティブ状態であるときＰチャネルＭＯＳトランジスタの
基板にＰチャネルＭＯＳトランジスタのソース電極の電
位を基準にして絶対値がビルトインポテンシャル以下の
負の電位が供給され、ＮチャネルＭＯＳトランジスタが
スタンバイ状態であるときＮチャネルＭＯＳトランジス
タの基板にＮチャネルＭＯＳトランジスタのソース電極
の電位を基準にした０または負の電位が供給され、Ｎチ
ャネルＭＯＳトランジスタがアクティブ状態であるとき
ＮチャネルＭＯＳトランジスタの基板にＮチャネルＭＯ
Ｓトランジスタのソース電極の電位を基準にして絶対値
がビルトインポテンシャル以下の正の電位が供給される
ので、ＰチャネルＭＯＳトランジスタおよびＮチャネル
ＭＯＳトランジスタはそれぞれスタンバイ状態のときに
はしきい値電圧が高くなり、サブスレッショルド電流か
らなるリーク電流が減少する。また、ソース−基板間に
順方向バイアスがかかるため空乏層の広がりが小さくな
る。したがって、この半導体装置が微細化されることに
より短チャネル効果が顕著に現われてもリーク電流が増
加することはない。アクティブ状態のときにはソース−
基板間にはその絶対値がビルトインポテンシャル以下の
バイアスがかかるにすぎないためソース−基板間にはわ
ずかな電流しか流れず、動作にほとんど影響を与えるこ
となくしきい値電圧がスタンバイ状態のときと比較して
より低くなる。
ＭＯＳトランジスタがスタンバイ状態であるときＰチャ
ネルＭＯＳトランジスタの基板にＰチャネルＭＯＳトラ
ンジスタのソース電極の電位を基準にした０または正の
電位が供給され、ＰチャネルＭＯＳトランジスタがアク
ティブ状態であるときＰチャネルＭＯＳトランジスタの
基板にＰチャネルＭＯＳトランジスタのソース電極の電
位を基準にして絶対値がビルトインポテンシャル以下の
負の電位が供給され、ＮチャネルＭＯＳトランジスタが
スタンバイ状態であるときＮチャネルＭＯＳトランジス
タの基板にＮチャネルＭＯＳトランジスタのソース電極
の電位を基準にした０または負の電位が供給され、Ｎチ
ャネルＭＯＳトランジスタがアクティブ状態であるとき
ＮチャネルＭＯＳトランジスタの基板にＮチャネルＭＯ
Ｓトランジスタのソース電極の電位を基準にして絶対値
がビルトインポテンシャル以下の正の電位が供給される
ので、ＰチャネルＭＯＳトランジスタおよびＮチャネル
ＭＯＳトランジスタはそれぞれスタンバイ状態のときに
はしきい値電圧が高くなり、サブスレッショルド電流か
らなるリーク電流が減少する。また、ソース−基板間に
順方向バイアスがかかるため空乏層の広がりが小さくな
る。したがって、この半導体装置が微細化されることに
より短チャネル効果が顕著に現われてもリーク電流が増
加することはない。アクティブ状態のときにはソース−
基板間にはその絶対値がビルトインポテンシャル以下の
バイアスがかかるにすぎないためソース−基板間にはわ
ずかな電流しか流れず、動作にほとんど影響を与えるこ
となくしきい値電圧がスタンバイ状態のときと比較して
より低くなる。
【００２０】請求項２の半導体装置においては、Ｐチャ
ネルＭＯＳトランジスタがスタンバイ状態であるときＰ
チャネルＭＯＳトランジスタの基板にＰチャネルＭＯＳ
トランジスタのソース電極の電位を基準にして０または
正の電位が供給され、ＮチャネルＭＯＳトランジスタが
スタンバイ状態であるときＮチャネルＭＯＳトランジス
タの基板にＮチャネルＭＯＳトランジスタのソース電極
の電位を基準にして０または負の電位が供給され、Ｐチ
ャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジ
スタとがアクティブ状態のときＰチャネルＭＯＳトラン
ジスタの基板とＮチャネルＭＯＳトランジスタの基板と
が短絡されるので、ＰチャネルＭＯＳトランジスタとＮ
チャネルＭＯＳトランジスタとがアクティブ状態のと
き、ＰチャネルＭＯＳトランジスタの基板とＮチャネル
ＭＯＳトランジスタの基板とが、ＰチャネルＭＯＳトラ
ンジスタのスタンバイ状態のときの基板の電圧とＮチャ
ネルＭＯＳトランジスタのスタンバイ状態のときの基板
の電圧との中間の電圧となる。したがって、Ｐチャネル
ＭＯＳトランジスタおよびＮチャネルＭＯＳトランジス
タは、それぞれスタンバイ状態のときにはしきい値電圧
が高くなり、サブスレッショルド電流からなるリーク電
流が減少する。また、ソース−基板間に順方向バイアス
がかかるため空乏層の広がりが小さくなる。したがって
この半導体装置が微細化されることにより短チャネル効
果が顕著に現われてもリーク電流が増加することはな
い。アクティブ状態のときにはしきい値電圧がスタンバ
イ状態のときと比較してより低くなる。
ネルＭＯＳトランジスタがスタンバイ状態であるときＰ
チャネルＭＯＳトランジスタの基板にＰチャネルＭＯＳ
トランジスタのソース電極の電位を基準にして０または
正の電位が供給され、ＮチャネルＭＯＳトランジスタが
スタンバイ状態であるときＮチャネルＭＯＳトランジス
タの基板にＮチャネルＭＯＳトランジスタのソース電極
の電位を基準にして０または負の電位が供給され、Ｐチ
ャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジ
スタとがアクティブ状態のときＰチャネルＭＯＳトラン
ジスタの基板とＮチャネルＭＯＳトランジスタの基板と
が短絡されるので、ＰチャネルＭＯＳトランジスタとＮ
チャネルＭＯＳトランジスタとがアクティブ状態のと
き、ＰチャネルＭＯＳトランジスタの基板とＮチャネル
ＭＯＳトランジスタの基板とが、ＰチャネルＭＯＳトラ
ンジスタのスタンバイ状態のときの基板の電圧とＮチャ
ネルＭＯＳトランジスタのスタンバイ状態のときの基板
の電圧との中間の電圧となる。したがって、Ｐチャネル
ＭＯＳトランジスタおよびＮチャネルＭＯＳトランジス
タは、それぞれスタンバイ状態のときにはしきい値電圧
が高くなり、サブスレッショルド電流からなるリーク電
流が減少する。また、ソース−基板間に順方向バイアス
がかかるため空乏層の広がりが小さくなる。したがって
この半導体装置が微細化されることにより短チャネル効
果が顕著に現われてもリーク電流が増加することはな
い。アクティブ状態のときにはしきい値電圧がスタンバ
イ状態のときと比較してより低くなる。
【００２１】請求項３の半導体装置においては、請求項
２の作用に加えて、ＰチャネルＭＯＳトランジスタの基
板とＮチャネルＭＯＳトランジスタの基板とを短絡する
ときＰチャネルＭＯＳトランジスタの基板とＮチャネル
ＭＯＳトランジスタの基板とにスタンバイ状態のときの
ＰチャネルＭＯＳトランジスタの基板の電位とＮチャネ
ルＭＯＳトランジスタの基板の電位との中間の電位が供
給されるので、ＰチャネルＭＯＳトランジスタの基板と
ＮチャネルＭＯＳトランジスタの基板の寄生容量の大き
さが異なっていても、アクティブ状態のとき各基板の電
位はスタンバイ状態のときの各基板の電位の中間の供給
された同電位となり、ＰチャネルＭＯＳトランジスタと
ＮチャネルＭＯＳトランジスタとについて、スタンバイ
状態とアクティブ状態とでのしきい値電圧の変動を小さ
くし、容易にそのバランスを調整することができる。
２の作用に加えて、ＰチャネルＭＯＳトランジスタの基
板とＮチャネルＭＯＳトランジスタの基板とを短絡する
ときＰチャネルＭＯＳトランジスタの基板とＮチャネル
ＭＯＳトランジスタの基板とにスタンバイ状態のときの
ＰチャネルＭＯＳトランジスタの基板の電位とＮチャネ
ルＭＯＳトランジスタの基板の電位との中間の電位が供
給されるので、ＰチャネルＭＯＳトランジスタの基板と
ＮチャネルＭＯＳトランジスタの基板の寄生容量の大き
さが異なっていても、アクティブ状態のとき各基板の電
位はスタンバイ状態のときの各基板の電位の中間の供給
された同電位となり、ＰチャネルＭＯＳトランジスタと
ＮチャネルＭＯＳトランジスタとについて、スタンバイ
状態とアクティブ状態とでのしきい値電圧の変動を小さ
くし、容易にそのバランスを調整することができる。
【００２２】請求項４の半導体装置においては、Ｐチャ
ネルＭＯＳトランジスタがスタンバイ状態であるときＰ
チャネルＭＯＳトランジスタの基板にＰチャネルＭＯＳ
トランジスタのソース電極の電位を基準にして０または
正の電位が供給され、ＮチャネルＭＯＳトランジスタが
スタンバイ状態であるときＮチャネルＭＯＳトランジス
タの基板にＮチャネルＭＯＳトランジスタのソース電極
の電位を基準にして０または負の電位が供給され、Ｐチ
ャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジ
スタとがアクティブ状態であるときＰチャネルＭＯＳト
ランジスタの基板とＮチャネルＭＯＳトランジスタの基
板とにスタンバイ状態の時のＰチャネルＭＯＳトランジ
スタの基板の電位とスタンバイ状態のときのＮチャネル
ＭＯＳトランジスタの基板の電位との中間の電位が供給
されるので、ＰチャネルＭＯＳトランジスタの基板とＮ
チャネルＭＯＳトランジスタの基板との寄生容量が異な
っていても、アクティブ状態のとき各基板の電位はスタ
ンバイ状態のときの各基板の電位の中間の同電位とな
り、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭ
ＯＳトランジスタは、それぞれスタンバイ状態のときに
はしきい値電圧が高くなり、サブスレッショルド電流か
らなるリーク電流が減少する。また、ソース−基板間に
順方向バイアスがかかるため空乏層の広がりが小さくな
る。したがってこの半導体装置が微細化されることによ
り短チャネル効果が顕著に現われてもリーク電流が増加
することはない。アクティブ状態のときにはしきい値電
圧がスタンバイ状態のときと比較してより低くなる。ま
た、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳ
トランジスタとについて、スタンバイ状態とアクティブ
状態とでのしきい値電圧の変動を小さくし、そのバラン
スを調整することができる。
ネルＭＯＳトランジスタがスタンバイ状態であるときＰ
チャネルＭＯＳトランジスタの基板にＰチャネルＭＯＳ
トランジスタのソース電極の電位を基準にして０または
正の電位が供給され、ＮチャネルＭＯＳトランジスタが
スタンバイ状態であるときＮチャネルＭＯＳトランジス
タの基板にＮチャネルＭＯＳトランジスタのソース電極
の電位を基準にして０または負の電位が供給され、Ｐチ
ャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジ
スタとがアクティブ状態であるときＰチャネルＭＯＳト
ランジスタの基板とＮチャネルＭＯＳトランジスタの基
板とにスタンバイ状態の時のＰチャネルＭＯＳトランジ
スタの基板の電位とスタンバイ状態のときのＮチャネル
ＭＯＳトランジスタの基板の電位との中間の電位が供給
されるので、ＰチャネルＭＯＳトランジスタの基板とＮ
チャネルＭＯＳトランジスタの基板との寄生容量が異な
っていても、アクティブ状態のとき各基板の電位はスタ
ンバイ状態のときの各基板の電位の中間の同電位とな
り、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭ
ＯＳトランジスタは、それぞれスタンバイ状態のときに
はしきい値電圧が高くなり、サブスレッショルド電流か
らなるリーク電流が減少する。また、ソース−基板間に
順方向バイアスがかかるため空乏層の広がりが小さくな
る。したがってこの半導体装置が微細化されることによ
り短チャネル効果が顕著に現われてもリーク電流が増加
することはない。アクティブ状態のときにはしきい値電
圧がスタンバイ状態のときと比較してより低くなる。ま
た、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳ
トランジスタとについて、スタンバイ状態とアクティブ
状態とでのしきい値電圧の変動を小さくし、そのバラン
スを調整することができる。
【００２３】請求項５の半導体装置においては、請求項
２または３の作用に加えて、短絡されるＰチャネルＭＯ
Ｓトランジスタの基板の寄生容量とＮチャネルＭＯＳト
ランジスタの基板の寄生容量とが等しくなるように調整
されるので、ＰチャネルＭＯＳトランジスタの基板とＮ
チャネルＭＯＳトランジスタの基板との寄生容量が異な
っていても、アクティブ状態のときの各基板の電位はス
タンバイ状態のときの各基板の電位の中間の電位に近い
電位となり、ＰチャネルＭＯＳトランジスタとＮチャネ
ルＭＯＳトランジスタとについて、スタンバイ状態とア
クティブ状態とでのしきい値電圧の変動をほぼ等しくす
ることができる。
２または３の作用に加えて、短絡されるＰチャネルＭＯ
Ｓトランジスタの基板の寄生容量とＮチャネルＭＯＳト
ランジスタの基板の寄生容量とが等しくなるように調整
されるので、ＰチャネルＭＯＳトランジスタの基板とＮ
チャネルＭＯＳトランジスタの基板との寄生容量が異な
っていても、アクティブ状態のときの各基板の電位はス
タンバイ状態のときの各基板の電位の中間の電位に近い
電位となり、ＰチャネルＭＯＳトランジスタとＮチャネ
ルＭＯＳトランジスタとについて、スタンバイ状態とア
クティブ状態とでのしきい値電圧の変動をほぼ等しくす
ることができる。
【００２４】請求項６の半導体装置においては、第１の
外部信号により、第１の回路の電源電位が与えられた第
１のＮウエルと第１の回路の接地電位が与えられた第１
のＰウエルとがイコライズされ、第２の外部信号によ
り、第１の回路の第１のＮウエルと第２の回路の電源電
位が与えられた第２のＮウエルとがイコライズされ、第
３の外部信号により、第１の回路の第１のＰウエルと第
２の回路の接地電位が与えられた第２のＰウエルとがイ
コライズされるので、もし、第１のＮウエル、第１のＰ
ウエル、第２のＮウエル、および第２のＰウエルの寄生
容量がほぼ等しければ、第１の外部信号により、第１の
Ｎウエルと第１のＰウエルとにおいてソース−基板間の
電位が電源電位のほぼ１／２の電位となり、第２の外部
信号により、第１のＮウエルと第２のＮウエルとにおい
てソース−基板間の電位が電源電位のほぼ３／４の電位
となり、第３の外部信号により、第１のＰウエルと第２
のＰウエルとにおいてソース−基板間の電位が電源電位
のほぼ１／４の電位となって、アクティブ状態でソース
と基板との間のｐ−ｎ接合部における順方向バイアスが
電源電位のほぼ１／４の電位となる。
外部信号により、第１の回路の電源電位が与えられた第
１のＮウエルと第１の回路の接地電位が与えられた第１
のＰウエルとがイコライズされ、第２の外部信号によ
り、第１の回路の第１のＮウエルと第２の回路の電源電
位が与えられた第２のＮウエルとがイコライズされ、第
３の外部信号により、第１の回路の第１のＰウエルと第
２の回路の接地電位が与えられた第２のＰウエルとがイ
コライズされるので、もし、第１のＮウエル、第１のＰ
ウエル、第２のＮウエル、および第２のＰウエルの寄生
容量がほぼ等しければ、第１の外部信号により、第１の
Ｎウエルと第１のＰウエルとにおいてソース−基板間の
電位が電源電位のほぼ１／２の電位となり、第２の外部
信号により、第１のＮウエルと第２のＮウエルとにおい
てソース−基板間の電位が電源電位のほぼ３／４の電位
となり、第３の外部信号により、第１のＰウエルと第２
のＰウエルとにおいてソース−基板間の電位が電源電位
のほぼ１／４の電位となって、アクティブ状態でソース
と基板との間のｐ−ｎ接合部における順方向バイアスが
電源電位のほぼ１／４の電位となる。
【００２５】請求項７の半導体装置においては、Ｐチャ
ネルＭＯＳトランジスタがオフであるときＰチャネルＭ
ＯＳトランジスタの基板にＰチャネルＭＯＳトランジス
タのソース電極の電位を基準にして０または正の電位が
供給され、ＰチャネルＭＯＳトランジスタがオンである
ときＰチャネルＭＯＳトランジスタの基板にＰチャネル
ＭＯＳトランジスタのソース電極の電位を基準にして負
の電位が供給され、ＮチャネルＭＯＳトランジスタがオ
フであるときＮチャネルＭＯＳトランジスタの基板にＮ
チャネルＭＯＳトランジスタのソース電極の電位を基準
にして０または負の電位が供給され、ＮチャネルＭＯＳ
トランジスタがオンであるときＮチャネルＭＯＳトラン
ジスタの基板にＮチャネルＭＯＳトランジスタのソース
電極の電位を基準にして正の電位が供給されるので、Ｐ
チャネルＭＯＳトランジスタおよびＮチャネルＭＯＳト
ランジスタは、それぞれオフのときにはしきい値電圧が
高くなり、サブスレッショルド電流からなるリーク電流
が減少する。また、ソース−基板間に順方向バイアスが
かかるため空乏層の広がりが小さくなる。したがって、
この半導体装置が微細化されることにより短チャネル効
果が顕著に現われてもリーク電流が増加することはな
い。オンのときにはしきい値電圧がオフのときと比較し
て低くなる。
ネルＭＯＳトランジスタがオフであるときＰチャネルＭ
ＯＳトランジスタの基板にＰチャネルＭＯＳトランジス
タのソース電極の電位を基準にして０または正の電位が
供給され、ＰチャネルＭＯＳトランジスタがオンである
ときＰチャネルＭＯＳトランジスタの基板にＰチャネル
ＭＯＳトランジスタのソース電極の電位を基準にして負
の電位が供給され、ＮチャネルＭＯＳトランジスタがオ
フであるときＮチャネルＭＯＳトランジスタの基板にＮ
チャネルＭＯＳトランジスタのソース電極の電位を基準
にして０または負の電位が供給され、ＮチャネルＭＯＳ
トランジスタがオンであるときＮチャネルＭＯＳトラン
ジスタの基板にＮチャネルＭＯＳトランジスタのソース
電極の電位を基準にして正の電位が供給されるので、Ｐ
チャネルＭＯＳトランジスタおよびＮチャネルＭＯＳト
ランジスタは、それぞれオフのときにはしきい値電圧が
高くなり、サブスレッショルド電流からなるリーク電流
が減少する。また、ソース−基板間に順方向バイアスが
かかるため空乏層の広がりが小さくなる。したがって、
この半導体装置が微細化されることにより短チャネル効
果が顕著に現われてもリーク電流が増加することはな
い。オンのときにはしきい値電圧がオフのときと比較し
て低くなる。
【００２６】請求項８の半導体装置においては、第１の
ＰチャネルＭＯＳトランジスタがオフとなるときに第１
のＰチャネルＭＯＳトランジスタの基板の第１のＰチャ
ネルＭＯＳトランジスタのソース電極の電位を基準にし
て０または正の電位が供給され、第２のＰチャネルＭＯ
Ｓトランジスタがオフとなるとき第２のＰチャネルＭＯ
Ｓトランジスタの基板に第２のＰチャネルＭＯＳトラン
ジスタのソース電極の電位を基準にして０または正の電
位が供給され、第１のＮチャネルＭＯＳトランジスタが
オフとなるとき第１のＮチャネルＭＯＳトランジスタの
基板に第１のＮチャネルＭＯＳトランジスタのソース電
極の電位を基準にして０または負の電位が供給され、第
２のＮチャネルＭＯＳトランジスタがオフとなるとき第
２のＮチャネルＭＯＳトランジスタの基板に第２のＮチ
ャネルＭＯＳトランジスタのソース電極の電位を基準に
して０または負の電位が供給され、第２のＰチャネルＭ
ＯＳトランジスタおよび第１のＮチャネルＭＯＳトラン
ジスタがオンになるとき第２のＰチャネルＭＯＳトラン
ジスタの基板と第１のＮチャネルＭＯＳトランジスタの
基板とが短絡され、第１のＰチャネルＭＯＳトランジス
タおよび第２のＮチャネルＭＯＳトランジスタがオンに
なるとき第１のＰチャネルＭＯＳトランジスタの基板と
第２のＮチャネルＭＯＳトランジスタの基板とが短絡さ
れるので、ＰチャネルＭＯＳトランジスタとＮチャネル
ＭＯＳトランジスタとがオンのときＰチャネルＭＯＳト
ランジスタの基板とＮチャネルＭＯＳトランジスタの基
板とがＰチャネルＭＯＳトランジスタのオフのときの基
板の電位とＮチャネルＭＯＳトランジスタのオフのとき
の基板の電位との中間の電位となる。
ＰチャネルＭＯＳトランジスタがオフとなるときに第１
のＰチャネルＭＯＳトランジスタの基板の第１のＰチャ
ネルＭＯＳトランジスタのソース電極の電位を基準にし
て０または正の電位が供給され、第２のＰチャネルＭＯ
Ｓトランジスタがオフとなるとき第２のＰチャネルＭＯ
Ｓトランジスタの基板に第２のＰチャネルＭＯＳトラン
ジスタのソース電極の電位を基準にして０または正の電
位が供給され、第１のＮチャネルＭＯＳトランジスタが
オフとなるとき第１のＮチャネルＭＯＳトランジスタの
基板に第１のＮチャネルＭＯＳトランジスタのソース電
極の電位を基準にして０または負の電位が供給され、第
２のＮチャネルＭＯＳトランジスタがオフとなるとき第
２のＮチャネルＭＯＳトランジスタの基板に第２のＮチ
ャネルＭＯＳトランジスタのソース電極の電位を基準に
して０または負の電位が供給され、第２のＰチャネルＭ
ＯＳトランジスタおよび第１のＮチャネルＭＯＳトラン
ジスタがオンになるとき第２のＰチャネルＭＯＳトラン
ジスタの基板と第１のＮチャネルＭＯＳトランジスタの
基板とが短絡され、第１のＰチャネルＭＯＳトランジス
タおよび第２のＮチャネルＭＯＳトランジスタがオンに
なるとき第１のＰチャネルＭＯＳトランジスタの基板と
第２のＮチャネルＭＯＳトランジスタの基板とが短絡さ
れるので、ＰチャネルＭＯＳトランジスタとＮチャネル
ＭＯＳトランジスタとがオンのときＰチャネルＭＯＳト
ランジスタの基板とＮチャネルＭＯＳトランジスタの基
板とがＰチャネルＭＯＳトランジスタのオフのときの基
板の電位とＮチャネルＭＯＳトランジスタのオフのとき
の基板の電位との中間の電位となる。
【００２７】請求項９の半導体装置においては、請求項
７の作用に加えて、第２のＰチャネルＭＯＳトランジス
タと第１のＮチャネルＭＯＳトランジスタとが短絡され
るとき第２のＰチャネルＭＯＳトランジスタの基板と第
１のＮチャネルＭＯＳトランジスタの基板とにオフのと
きの第２のＰチャネルＭＯＳトランジスタの基板の電位
とオフのときの第１のＮチャネルＭＯＳトランジスタの
基板の電位との中間の電位が供給され、第１のＰチャネ
ルＭＯＳトランジスタの基板と第２のＮチャネルＭＯＳ
トランジスタの基板とが短絡されるとき第１のＰチャネ
ルＭＯＳトランジスタの基板と第２のＰチャネルＭＯＳ
トランジスタの基板とにオフのときの第１のＰチャネル
ＭＯＳトランジスタの基板の電位とオフのときの第２の
ＮチャネルＭＯＳトランジスタの基板の電位との中間の
電位が供給されるので、ＰチャネルＭＯＳトランジスタ
の基板の寄生容量とＮチャネルＭＯＳトランジスタの基
板の寄生容量とが異なっていても、オンのとき各基板の
電位はオフのときの各基板の電位の中間の同電位とな
り、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳ
トランジスタとについて、オフのときとオンのときとの
しきい値電圧の変動を小さくし、そのバランスを調整す
ることができる。
７の作用に加えて、第２のＰチャネルＭＯＳトランジス
タと第１のＮチャネルＭＯＳトランジスタとが短絡され
るとき第２のＰチャネルＭＯＳトランジスタの基板と第
１のＮチャネルＭＯＳトランジスタの基板とにオフのと
きの第２のＰチャネルＭＯＳトランジスタの基板の電位
とオフのときの第１のＮチャネルＭＯＳトランジスタの
基板の電位との中間の電位が供給され、第１のＰチャネ
ルＭＯＳトランジスタの基板と第２のＮチャネルＭＯＳ
トランジスタの基板とが短絡されるとき第１のＰチャネ
ルＭＯＳトランジスタの基板と第２のＰチャネルＭＯＳ
トランジスタの基板とにオフのときの第１のＰチャネル
ＭＯＳトランジスタの基板の電位とオフのときの第２の
ＮチャネルＭＯＳトランジスタの基板の電位との中間の
電位が供給されるので、ＰチャネルＭＯＳトランジスタ
の基板の寄生容量とＮチャネルＭＯＳトランジスタの基
板の寄生容量とが異なっていても、オンのとき各基板の
電位はオフのときの各基板の電位の中間の同電位とな
り、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳ
トランジスタとについて、オフのときとオンのときとの
しきい値電圧の変動を小さくし、そのバランスを調整す
ることができる。
【００２８】請求項１０の半導体装置においては、請求
項８または９の作用に加えて、短絡されるＰチャネルＭ
ＯＳトランジスタの基板の寄生容量とＮチャネルＭＯＳ
トランジスタの基板の寄生容量とが等しくなるように調
整されるので、短絡時に各基板に供給される電位はオフ
のときのＰチャネルＭＯＳトランジスタの基板およびＮ
チャネルＭＯＳトランジスタの基板の電位のちょうど中
間の電位に近い電位となり、ＰチャネルＭＯＳトランジ
スタとＮチャネルＭＯＳトランジスタについて、オフの
ときとオンのときとのしきい値電圧の変動をほぼ等しく
することができる。
項８または９の作用に加えて、短絡されるＰチャネルＭ
ＯＳトランジスタの基板の寄生容量とＮチャネルＭＯＳ
トランジスタの基板の寄生容量とが等しくなるように調
整されるので、短絡時に各基板に供給される電位はオフ
のときのＰチャネルＭＯＳトランジスタの基板およびＮ
チャネルＭＯＳトランジスタの基板の電位のちょうど中
間の電位に近い電位となり、ＰチャネルＭＯＳトランジ
スタとＮチャネルＭＯＳトランジスタについて、オフの
ときとオンのときとのしきい値電圧の変動をほぼ等しく
することができる。
【００２９】請求項１１の半導体装置においては、請求
項５または１０の作用に加えて、ダミートランジスタに
より寄生容量が調整される。
項５または１０の作用に加えて、ダミートランジスタに
より寄生容量が調整される。
【００３０】
【実施例】以下、本発明の実施例を図面を参照しながら
説明する。
説明する。
【００３１】（１） 第１実施例 図１は、本発明の半導体装置による第１の実施例のＰ型
基板上に形成されたＣＭＯＳ回路２００を示す図であ
り、（ａ）はスタンバイ状態、（ｂ）はアクティブ状態
を示す図である。
基板上に形成されたＣＭＯＳ回路２００を示す図であ
り、（ａ）はスタンバイ状態、（ｂ）はアクティブ状態
を示す図である。
【００３２】図１を参照して、ＣＭＯＳ回路１００はイ
ンバータ回路であり、ＰチャネルＭＯＳトランジスタ
（以下、ＰＭＯＳと称す）１０１と、ＮチャネルＭＯＳ
トランジスタ（以下、ＮＭＯＳと称す）１０３とを含
む。
ンバータ回路であり、ＰチャネルＭＯＳトランジスタ
（以下、ＰＭＯＳと称す）１０１と、ＮチャネルＭＯＳ
トランジスタ（以下、ＮＭＯＳと称す）１０３とを含
む。
【００３３】ＰＭＯＳ１０１のソースはＶｃｃ電源に接
続されている。ＮＭＯＳ１０３のドレインはＶｓｓに接
続されている。ＰＭＯＳ１０１のゲートとＮＭＯＳ１０
３のゲートとは制御信号が入力される入力ノードで接続
され、ＰＭＯＳ１０１のドレインとＮＭＯＳ１０３のソ
ースとは入力された制御信号をもとに生成される信号が
出力される出力ノードで接続されている。
続されている。ＮＭＯＳ１０３のドレインはＶｓｓに接
続されている。ＰＭＯＳ１０１のゲートとＮＭＯＳ１０
３のゲートとは制御信号が入力される入力ノードで接続
され、ＰＭＯＳ１０１のドレインとＮＭＯＳ１０３のソ
ースとは入力された制御信号をもとに生成される信号が
出力される出力ノードで接続されている。
【００３４】図１（ａ）に示されたスタンバイ状態で
は、ＰＭＯＳ１０１の基板には電圧Ｖｃｃが供給され、
ＮＭＯＳ１０３の基板にはＶｃｃレベルが供給され、Ｎ
ＭＯＳ１０３の基板にはＶｓｓレベルが供給されてい
る。ＰＭＯＳ１０１，ＮＭＯＳ１０３ともにバックバイ
アスＶｂｓは０［Ｖ］である。
は、ＰＭＯＳ１０１の基板には電圧Ｖｃｃが供給され、
ＮＭＯＳ１０３の基板にはＶｃｃレベルが供給され、Ｎ
ＭＯＳ１０３の基板にはＶｓｓレベルが供給されてい
る。ＰＭＯＳ１０１，ＮＭＯＳ１０３ともにバックバイ
アスＶｂｓは０［Ｖ］である。
【００３５】図１（ｂ）に示されたアクティブ状態で
は、ＰＭＯＳ１０１の基板にはＶｅｑ１レベルが供給さ
れ、ＮＭＯＳ１０３の基板にはＶｅｑ２レベルが供給さ
れている。ＰＭＯＳ１０１のバックバイアスＶｂｓ（Ｐ
ＭＯＳ）はＶｂｓ（ＰＭＯＳ）＝Ｖｃｃ−Ｖｅｑ１＜Φ
Ｂｕｉｌｄ（ビルトインポテンシャル）であり、ＮＭＯ
Ｓ１０３のバックバイアスＶｂｓ（ＮＭＯＳ）はＶｂｓ
（ＮＭＯＳ）＝Ｖｅｑ２−Ｖｓｓ＜ΦＢｕｉｌｄであ
る。
は、ＰＭＯＳ１０１の基板にはＶｅｑ１レベルが供給さ
れ、ＮＭＯＳ１０３の基板にはＶｅｑ２レベルが供給さ
れている。ＰＭＯＳ１０１のバックバイアスＶｂｓ（Ｐ
ＭＯＳ）はＶｂｓ（ＰＭＯＳ）＝Ｖｃｃ−Ｖｅｑ１＜Φ
Ｂｕｉｌｄ（ビルトインポテンシャル）であり、ＮＭＯ
Ｓ１０３のバックバイアスＶｂｓ（ＮＭＯＳ）はＶｂｓ
（ＮＭＯＳ）＝Ｖｅｑ２−Ｖｓｓ＜ΦＢｕｉｌｄであ
る。
【００３６】図２は、図１のＣＭＯＳ回路１００の断面
構造を示す図であり、（ａ）は図１（ａ）のスタンバイ
状態のときに対応し、（ｂ）は図１（ｂ）のアクティブ
状態のときに対応する図である。
構造を示す図であり、（ａ）は図１（ａ）のスタンバイ
状態のときに対応し、（ｂ）は図１（ｂ）のアクティブ
状態のときに対応する図である。
【００３７】図２（ａ），（ｂ）の構造図を用いて図１
（ａ），（ｂ）のＣＭＯＳ回路１００の構造をさらに詳
細に説明する。
（ａ），（ｂ）のＣＭＯＳ回路１００の構造をさらに詳
細に説明する。
【００３８】図２を参照して、ＣＭＯＳ回路１００は、
Ｐ型基板（Ｐ−Ｓｕｂ）２０３と、トリプルウエル構造
におけるボトムＮウエル２０４と、Ｎウエル２０５と、
Ｐウエル２０６，２０７と、ＰＭＯＳ１０１のソース電
極２０８とドレイン電極２０９とゲート電極２１２と、
ＮＭＯＳ１０３のソース電極２１１とドレイン電極２１
０とゲート電極２１３と、ｎ+ 領域２１５とｐ+ 領域２
１７とを含む。Ｐ型基板２０３上にＮウエル２０５とＰ
ウエル２０７とボトム Ｎウエル２０４とが並んで形成
され、ボトム Ｎウエル２０４上にＰウエルが形成され
ている。Ｎウエル２０５上にソース電極２０８とドレイ
ン電極２０９とｎ+ 領域２１５とが形成され、ソース電
極２０８とドレイン電極２０９との間の領域上にゲート
電極２１２が形成されている。Ｐウエル２０６上にドレ
イン電極２１０とソース電極２１１とｐ+ 領域２１７と
が形成され、さらにドレイン電極２１０とソース電極２
１１との間の領域上にゲート電極２１３が形成されてい
る。ソース電極２０８とｎ+ 領域２１５とはＶｃｃ電源
に接続されている。ソース電極２１１とドレイン電極２
１０とは接地電位Ｖｓｓに接続されている。ゲート電極
２１２とゲート電極２１３とは制御信号が入力される入
力ノードで接続され、ドレイン電極２０９とドレイン電
極２１０とは入力された制御信号をもとに生成された信
号が出力される出力ノードで接続されている。
Ｐ型基板（Ｐ−Ｓｕｂ）２０３と、トリプルウエル構造
におけるボトムＮウエル２０４と、Ｎウエル２０５と、
Ｐウエル２０６，２０７と、ＰＭＯＳ１０１のソース電
極２０８とドレイン電極２０９とゲート電極２１２と、
ＮＭＯＳ１０３のソース電極２１１とドレイン電極２１
０とゲート電極２１３と、ｎ+ 領域２１５とｐ+ 領域２
１７とを含む。Ｐ型基板２０３上にＮウエル２０５とＰ
ウエル２０７とボトム Ｎウエル２０４とが並んで形成
され、ボトム Ｎウエル２０４上にＰウエルが形成され
ている。Ｎウエル２０５上にソース電極２０８とドレイ
ン電極２０９とｎ+ 領域２１５とが形成され、ソース電
極２０８とドレイン電極２０９との間の領域上にゲート
電極２１２が形成されている。Ｐウエル２０６上にドレ
イン電極２１０とソース電極２１１とｐ+ 領域２１７と
が形成され、さらにドレイン電極２１０とソース電極２
１１との間の領域上にゲート電極２１３が形成されてい
る。ソース電極２０８とｎ+ 領域２１５とはＶｃｃ電源
に接続されている。ソース電極２１１とドレイン電極２
１０とは接地電位Ｖｓｓに接続されている。ゲート電極
２１２とゲート電極２１３とは制御信号が入力される入
力ノードで接続され、ドレイン電極２０９とドレイン電
極２１０とは入力された制御信号をもとに生成された信
号が出力される出力ノードで接続されている。
【００３９】ここでＰ−Ｓｕｂ２０３の電位はＶｓｓレ
ベルまたはＶｓｓより低いＶｂｂレベル、ボトム Ｎウ
エル２０４はＶｃｃレベルまたはＶｃｃより高いＶｐｐ
レベルが供給されている。Ｐウエル２０７はボトム Ｎ
ウエル２０４とＮウエル２０５とを分離しており、Ｖｓ
ｓレベルまたはＶｂｂレベルが供給されている。
ベルまたはＶｓｓより低いＶｂｂレベル、ボトム Ｎウ
エル２０４はＶｃｃレベルまたはＶｃｃより高いＶｐｐ
レベルが供給されている。Ｐウエル２０７はボトム Ｎ
ウエル２０４とＮウエル２０５とを分離しており、Ｖｓ
ｓレベルまたはＶｂｂレベルが供給されている。
【００４０】スタンバイ状態ではＰＭＯＳ１０１の基板
であるＮウエル２０５はＶｃｃレベル、ＮＭＯＳ１０３
の基板であるＰウエル２０６はＶｓｓレベルが供給され
る。アクティブ状態にＮウエル２０５とＰウエル２０６
の電位は、それぞれＶｅｑ１レベルとＶｅｑ２レベルが
供給される。ここで、Ｖｅｑ１＜Ｖｃｃ，Ｖｓｓ＜Ｖｅ
ｑ１の関係がある。
であるＮウエル２０５はＶｃｃレベル、ＮＭＯＳ１０３
の基板であるＰウエル２０６はＶｓｓレベルが供給され
る。アクティブ状態にＮウエル２０５とＰウエル２０６
の電位は、それぞれＶｅｑ１レベルとＶｅｑ２レベルが
供給される。ここで、Ｖｅｑ１＜Ｖｃｃ，Ｖｓｓ＜Ｖｅ
ｑ１の関係がある。
【００４１】スタンバイ状態ではＰＭＯＳ１０１および
ＮＭＯＳ１０３のそれぞれのソース電極の電位を基準と
した基板の電位（バックバイアス）Ｖｂｓは０［Ｖ］、
アクティブ状態ではＰＭＯＳ１０１およびＮＭＯＳ１０
３のバックバイアスＶｂｓがＶｂｓ（ＰＭＯＳ）＝Ｖｅ
ｑ１−Ｖｃｃ＜０［Ｖ］およびＶｂｓ（ＮＭＯＳ）＝Ｖ
ｅｑ２−Ｖｓｓ＜０［Ｖ］となっている。ＮＭＯＳ１０
３ではバックバイアスＶｂｓ（ＮＭＯＳ）が負に小さく
なるほど、ＰＭＯＳ１０１ではバックバイアスＶｂｓ
（ＰＭＯＳ）が正に大きくなるほど、各トランジスタの
しきい値電圧が大きくなることが知られており、バック
バイアス効果と呼ばれている。このバックバイアス効果
によって、ＰＭＯＳ１０１とＮＭＯＳ１０３のしきい値
電圧がアクティブ状態ではスタンバイ状態のときより小
さくなるので、スタンバイ状態のときのＭＯＳトランジ
スタのサブスレッショルド電流からなるリーク電流を小
さく保持したままアクティブ状態におけるＭＯＳトラン
ジスタの電流駆動能力を大きくすることができ、高速動
作が可能となる。
ＮＭＯＳ１０３のそれぞれのソース電極の電位を基準と
した基板の電位（バックバイアス）Ｖｂｓは０［Ｖ］、
アクティブ状態ではＰＭＯＳ１０１およびＮＭＯＳ１０
３のバックバイアスＶｂｓがＶｂｓ（ＰＭＯＳ）＝Ｖｅ
ｑ１−Ｖｃｃ＜０［Ｖ］およびＶｂｓ（ＮＭＯＳ）＝Ｖ
ｅｑ２−Ｖｓｓ＜０［Ｖ］となっている。ＮＭＯＳ１０
３ではバックバイアスＶｂｓ（ＮＭＯＳ）が負に小さく
なるほど、ＰＭＯＳ１０１ではバックバイアスＶｂｓ
（ＰＭＯＳ）が正に大きくなるほど、各トランジスタの
しきい値電圧が大きくなることが知られており、バック
バイアス効果と呼ばれている。このバックバイアス効果
によって、ＰＭＯＳ１０１とＮＭＯＳ１０３のしきい値
電圧がアクティブ状態ではスタンバイ状態のときより小
さくなるので、スタンバイ状態のときのＭＯＳトランジ
スタのサブスレッショルド電流からなるリーク電流を小
さく保持したままアクティブ状態におけるＭＯＳトラン
ジスタの電流駆動能力を大きくすることができ、高速動
作が可能となる。
【００４２】アクティブ状態では図２（ｂ）に示したよ
うに、ソース電極２０８とＮウエル２０５およびソース
電極２１１とＰウエル２０６のｐ−ｎ接合にはそれぞれ
順バイアス（Ｖｃｃ−Ｖｅｑ１）レベルおよびＶｅｑ２
レベルが印加されている。
うに、ソース電極２０８とＮウエル２０５およびソース
電極２１１とＰウエル２０６のｐ−ｎ接合にはそれぞれ
順バイアス（Ｖｃｃ−Ｖｅｑ１）レベルおよびＶｅｑ２
レベルが印加されている。
【００４３】図３は、ｐ−ｎ接合における電流Ｉ−電圧
Ｖ特性を示す図である。図３を参照して、ｐ−ｎ接合に
順バイアスを印加しても、物理定数であるビルトインポ
テンシャル（ΦＢｕｉｌｄ）以下であれば、ｐ−ｎ接合
に流れる電流が極めて小さいことがわかる。ビルトイン
ポテンシャルΦＢｕｉｌｄの値は通常０．７〜０．８
［Ｖ］程度である。ソース電極２０８とＮウエル２０５
およびソース電極２１１とＰウエル２０６のｐ−ｎ接合
にかかる順バイアス（−Ｖｂｓ）をビルトインポテンシ
ャル以下になるように設定すると、これらのｐ−ｎ接合
を介した基板へのリーク電流は極めて小さく無視するこ
とができる。
Ｖ特性を示す図である。図３を参照して、ｐ−ｎ接合に
順バイアスを印加しても、物理定数であるビルトインポ
テンシャル（ΦＢｕｉｌｄ）以下であれば、ｐ−ｎ接合
に流れる電流が極めて小さいことがわかる。ビルトイン
ポテンシャルΦＢｕｉｌｄの値は通常０．７〜０．８
［Ｖ］程度である。ソース電極２０８とＮウエル２０５
およびソース電極２１１とＰウエル２０６のｐ−ｎ接合
にかかる順バイアス（−Ｖｂｓ）をビルトインポテンシ
ャル以下になるように設定すると、これらのｐ−ｎ接合
を介した基板へのリーク電流は極めて小さく無視するこ
とができる。
【００４４】したがって、ＰＭＯＳ１０１およびＮＭＯ
Ｓ１０３は、それぞれスタンバイ状態のときにはバック
バイアス効果によりしきい値電圧が高くなり、サブスレ
ッショルド電流からなるリーク電流が減少する。また、
ソース−基板間に順バイアスがかかるため空乏層の広が
りが小さくなり、微細化に伴って短チャネル効果が現わ
れてもリーク電流が増加することはない。そして、アク
ティブ状態のときにはソース−基板間にはその絶対値が
ビルトインポテンシャル以下のバイアスがかかるにすぎ
ないため、基板−ソース間にはわずかな電流しか流れ
ず、動作にほとんど影響を与えることなくしきい値電圧
はスタンバイ状態のときと比較してより低くなる。その
結果、スタンバイ状態でしきい値電圧が高く、かつ、短
チャネル効果によるリーク電流がより少なく消費電力の
低減が可能であり、アクティブ状態でしきい値電圧がよ
り低く、低電源電圧で高速動作が可能となる。
Ｓ１０３は、それぞれスタンバイ状態のときにはバック
バイアス効果によりしきい値電圧が高くなり、サブスレ
ッショルド電流からなるリーク電流が減少する。また、
ソース−基板間に順バイアスがかかるため空乏層の広が
りが小さくなり、微細化に伴って短チャネル効果が現わ
れてもリーク電流が増加することはない。そして、アク
ティブ状態のときにはソース−基板間にはその絶対値が
ビルトインポテンシャル以下のバイアスがかかるにすぎ
ないため、基板−ソース間にはわずかな電流しか流れ
ず、動作にほとんど影響を与えることなくしきい値電圧
はスタンバイ状態のときと比較してより低くなる。その
結果、スタンバイ状態でしきい値電圧が高く、かつ、短
チャネル効果によるリーク電流がより少なく消費電力の
低減が可能であり、アクティブ状態でしきい値電圧がよ
り低く、低電源電圧で高速動作が可能となる。
【００４５】（２） 第２実施例 以上述べた例は、ＣＭＯＳ回路１００をＰ型基板上に形
成した例であるが、Ｎ型基板の場合でも同様のＣＭＯＳ
回路１００′を形成する事ができる。
成した例であるが、Ｎ型基板の場合でも同様のＣＭＯＳ
回路１００′を形成する事ができる。
【００４６】図４は、本発明の半導体装置により第２実
施例のＮ型基板上に形成されたＣＭＯＳ回路１００′の
断面構造を示す図である。
施例のＮ型基板上に形成されたＣＭＯＳ回路１００′の
断面構造を示す図である。
【００４７】図４を参照して、ＣＭＯＳ回路１００′
は、Ｎ型基板４０３と、トリプルウエル構造におけるボ
トム Ｐウエル４０４と、Ｐウエル４０６と、Ｎウエル
４０５，４０７と、ＰＭＯＳ１０１′のソース電極４０
８とドレイン電極４０９とゲート電極４１２と、ＮＭＯ
Ｓ１０３′のソース電極４１１とドレイン電極４１０と
ゲート電極４１３と、ｎ+ 領域４１５とｐ+ 領域４１７
とを含む。
は、Ｎ型基板４０３と、トリプルウエル構造におけるボ
トム Ｐウエル４０４と、Ｐウエル４０６と、Ｎウエル
４０５，４０７と、ＰＭＯＳ１０１′のソース電極４０
８とドレイン電極４０９とゲート電極４１２と、ＮＭＯ
Ｓ１０３′のソース電極４１１とドレイン電極４１０と
ゲート電極４１３と、ｎ+ 領域４１５とｐ+ 領域４１７
とを含む。
【００４８】Ｎ型基板２０３上にボトム Ｐウエル４０
４とＮウエル４０７とＰウエル４０６とが並んで形成さ
れ、ボトム Ｐウエル４０４上にＮウエル４０５が形成
されている。Ｎウエル４０５上にソース電極４０８とド
レイン電極４０９とｎ+ 領域４１５とが形成され、ソー
ス電極４０８とドレイン電極４０９との間の領域上にゲ
ート電極４１２が形成されている。Ｐウエル４０６上に
ドレイン電極４１０とソース電極４１１とｐ+ 領域４１
７とが形成され、さらにドレイン電極４１０とソース電
極４１１との間の領域上にゲート電極４１３が形成され
ている。
４とＮウエル４０７とＰウエル４０６とが並んで形成さ
れ、ボトム Ｐウエル４０４上にＮウエル４０５が形成
されている。Ｎウエル４０５上にソース電極４０８とド
レイン電極４０９とｎ+ 領域４１５とが形成され、ソー
ス電極４０８とドレイン電極４０９との間の領域上にゲ
ート電極４１２が形成されている。Ｐウエル４０６上に
ドレイン電極４１０とソース電極４１１とｐ+ 領域４１
７とが形成され、さらにドレイン電極４１０とソース電
極４１１との間の領域上にゲート電極４１３が形成され
ている。
【００４９】ソース電極４０８とｎ+ 領域４１５とはＶ
ｃｃ電源に接続されている。ソース電極４１１とｐ+ 領
域とは接地電位Ｖｓｓに接続されている。ゲート電極４
１２とゲート電極４１３とは制御信号が入力される入力
ノードで接続され、ドレイン電極４０９とドレイン電極
４１０とは入力された制御信号をもとに生成された信号
が出力される出力ノードで接続されている。
ｃｃ電源に接続されている。ソース電極４１１とｐ+ 領
域とは接地電位Ｖｓｓに接続されている。ゲート電極４
１２とゲート電極４１３とは制御信号が入力される入力
ノードで接続され、ドレイン電極４０９とドレイン電極
４１０とは入力された制御信号をもとに生成された信号
が出力される出力ノードで接続されている。
【００５０】ＰＭＯＳ１０１′の基板Ｎウエル４０５に
は、スタンバイ状態のときにはＶｃｃレベル、アクティ
ブ状態のときにはＶｅｑ１レベルが印加され、ＮＭＯＳ
１０３′の基板Ｐウエル４０６には、スタンバイ状態の
ときにはＶｓｓレベル、アクティブ状態のときにはＶｅ
ｑ２レベルが印加される。その他、Ｎ型基板４０３およ
びＮウエル４０７にはＶｃｃレベルまたはＶｃｃより高
いＶｐｐレベルが印加される。ボトム Ｐウエル４０４
にはＶｓｓレベルまたはＶｓｓより低いＶｂｂレベルが
印加される。
は、スタンバイ状態のときにはＶｃｃレベル、アクティ
ブ状態のときにはＶｅｑ１レベルが印加され、ＮＭＯＳ
１０３′の基板Ｐウエル４０６には、スタンバイ状態の
ときにはＶｓｓレベル、アクティブ状態のときにはＶｅ
ｑ２レベルが印加される。その他、Ｎ型基板４０３およ
びＮウエル４０７にはＶｃｃレベルまたはＶｃｃより高
いＶｐｐレベルが印加される。ボトム Ｐウエル４０４
にはＶｓｓレベルまたはＶｓｓより低いＶｂｂレベルが
印加される。
【００５１】（３） 第３実施例 以上述べたトリプルウエル構造のＣＭＯＳ回路以外に
も、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏ
ｒ）基板上のトランジスタでも同様に本発明の半導体装
置によるＣＭＯＳ回路を形成することができる。
も、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏ
ｒ）基板上のトランジスタでも同様に本発明の半導体装
置によるＣＭＯＳ回路を形成することができる。
【００５２】図５は、本発明の半導体装置による第３実
施例のＳＯＩ基板上に形成されたＣＭＯＳ回路１００″
の断面構造を示す図である。
施例のＳＯＩ基板上に形成されたＣＭＯＳ回路１００″
の断面構造を示す図である。
【００５３】図５を参照して、ＣＭＯＳ回路１００″
は、基板５０３と、ＳｉＯ2 ５０４と、ＰＭＯＳ１０
１″のソース電極５０８とドレイン電極５０９とＮ型の
活性領域５０５とゲート５１２と、ＮＭＯＳ１０３″の
ソース電極５１１とドレイン電極５１０とＰ型の活性領
域５０６とゲート電極５１３とゲート酸化膜５３８，５
３９と、Ｎ+ 領域２１５と、Ｐ+ 領域２１７とを含む。
は、基板５０３と、ＳｉＯ2 ５０４と、ＰＭＯＳ１０
１″のソース電極５０８とドレイン電極５０９とＮ型の
活性領域５０５とゲート５１２と、ＮＭＯＳ１０３″の
ソース電極５１１とドレイン電極５１０とＰ型の活性領
域５０６とゲート電極５１３とゲート酸化膜５３８，５
３９と、Ｎ+ 領域２１５と、Ｐ+ 領域２１７とを含む。
【００５４】５０３上にＳｉＯ2 ５０４が形成され、Ｓ
ｉＯ2 ５０４上にソース電極５０８とドレイン電極５０
９とがＮ型活性領域５０５を挟んで形成され、ソース電
極５１１とドレイン電極５１０とがＰ型活性領域５０６
を挟んで形成され、Ｎ型活性領域５０５上にゲート酸化
膜５３８およびその上にゲート電極５１２が形成され、
Ｐ型活性領域５０６上にゲート酸化膜５３９およびその
上にゲート電極５１３が形成されている。ソース電極５
０８とｎ+ 領域２１５とはＶｃｃ電源に接続されてい
る。ソース電極５１１とｐ+ 領域２１７とは接地電位Ｖ
ｓｓに接続されている。ゲート電極５１２とゲート電極
５１３とは制御信号が入力される入力ノードで接続さ
れ、ドレイン電極５０９とドレイン電極５１０とは入力
された制御信号をもとに生成された信号が出力される出
力ノードで接続されている。
ｉＯ2 ５０４上にソース電極５０８とドレイン電極５０
９とがＮ型活性領域５０５を挟んで形成され、ソース電
極５１１とドレイン電極５１０とがＰ型活性領域５０６
を挟んで形成され、Ｎ型活性領域５０５上にゲート酸化
膜５３８およびその上にゲート電極５１２が形成され、
Ｐ型活性領域５０６上にゲート酸化膜５３９およびその
上にゲート電極５１３が形成されている。ソース電極５
０８とｎ+ 領域２１５とはＶｃｃ電源に接続されてい
る。ソース電極５１１とｐ+ 領域２１７とは接地電位Ｖ
ｓｓに接続されている。ゲート電極５１２とゲート電極
５１３とは制御信号が入力される入力ノードで接続さ
れ、ドレイン電極５０９とドレイン電極５１０とは入力
された制御信号をもとに生成された信号が出力される出
力ノードで接続されている。
【００５５】ここで、Ｎ型活性領域５０５およびＰ型活
性領域５０６の電位を変えると前述のバックバイアス効
果によってトランジスタのしきい値電圧が変化すること
になる。図２，４に示したようなトリプルウエル構造の
ＣＭＯＳ回路の場合と同様に、スタンバイ状態ではＮ型
活性領域５０５，Ｐ型活性領域５０６の電位をそれぞれ
Ｖｃｃレベル，Ｖｓｓレベルにし、アクティブ状態では
Ｖｅｑ１レベル，Ｖｅｑ２レベルにする。ただし、Ｖｓ
ｓ＜Ｖｅｑ１，Ｖｅｑ２＜Ｖｃｃの関係が成り立ってい
る。このとき、ＰＭＯＳ１００″、ＮＭＯＳ１０３″と
もにスタンバイ状態でのソース−基板間にかかるバック
バイアスＶｂｓは０［Ｖ］になる。アクティブ状態では
バックバイアスＶｂｓはＶｂｓ（ＰＭＯＳ）＝Ｖｅｑ１
−Ｖｃｃ、Ｖｂｓ（ＮＭＯＳ）＝Ｖｅｑ２−Ｖｓｓとな
り、バックバイアス効果によりトランジスタのしきい値
電圧が小さくなる。これにより、スタンバイ状態でのリ
ーク電流を小さく保持したままアクティブ状態でのＭＯ
Ｓの電流駆動能力を大きくすることができ、高速動作を
実現することが可能となる。
性領域５０６の電位を変えると前述のバックバイアス効
果によってトランジスタのしきい値電圧が変化すること
になる。図２，４に示したようなトリプルウエル構造の
ＣＭＯＳ回路の場合と同様に、スタンバイ状態ではＮ型
活性領域５０５，Ｐ型活性領域５０６の電位をそれぞれ
Ｖｃｃレベル，Ｖｓｓレベルにし、アクティブ状態では
Ｖｅｑ１レベル，Ｖｅｑ２レベルにする。ただし、Ｖｓ
ｓ＜Ｖｅｑ１，Ｖｅｑ２＜Ｖｃｃの関係が成り立ってい
る。このとき、ＰＭＯＳ１００″、ＮＭＯＳ１０３″と
もにスタンバイ状態でのソース−基板間にかかるバック
バイアスＶｂｓは０［Ｖ］になる。アクティブ状態では
バックバイアスＶｂｓはＶｂｓ（ＰＭＯＳ）＝Ｖｅｑ１
−Ｖｃｃ、Ｖｂｓ（ＮＭＯＳ）＝Ｖｅｑ２−Ｖｓｓとな
り、バックバイアス効果によりトランジスタのしきい値
電圧が小さくなる。これにより、スタンバイ状態でのリ
ーク電流を小さく保持したままアクティブ状態でのＭＯ
Ｓの電流駆動能力を大きくすることができ、高速動作を
実現することが可能となる。
【００５６】ここで、図５に示したＳＯＩ構造では、図
２，４のトリプルウエル構造のように基板や周囲を取囲
んでいるボトム Ｐウエルとの接合部分がなく、Ｎ型活
性領域５０５およびＰ型活性領域５０６のｐ−ｎ接合部
分は、それぞれのソース，ドレイン、５０８，５０９お
よび５１１，５１０との接合部分だけである。したがっ
て、逆バイアスを変動させるときの充放電電流は、ＳＯ
Ｉ構造ではトリプルウエル構造の場合よりも小さくな
る。ここで、ＳＯＩは部分空乏化トランジスタである。
よって、バックバイアスＶｂｓを印加することでしきい
値電圧Ｖｔｈを制御することができる。
２，４のトリプルウエル構造のように基板や周囲を取囲
んでいるボトム Ｐウエルとの接合部分がなく、Ｎ型活
性領域５０５およびＰ型活性領域５０６のｐ−ｎ接合部
分は、それぞれのソース，ドレイン、５０８，５０９お
よび５１１，５１０との接合部分だけである。したがっ
て、逆バイアスを変動させるときの充放電電流は、ＳＯ
Ｉ構造ではトリプルウエル構造の場合よりも小さくな
る。ここで、ＳＯＩは部分空乏化トランジスタである。
よって、バックバイアスＶｂｓを印加することでしきい
値電圧Ｖｔｈを制御することができる。
【００５７】（４） 第４実施例 第１実施例ではアクティブ状態のときにトランジスタの
ソースと基板とのｐ−ｎ接合部分にビルトインポテンシ
ャル以下の順バイアスになるようなバックバイアスＶｂ
ｓをかけることによって高速動作を実現することを述べ
た。図２のトリプルウエル構造でＮウエル２０５の寄生
容量をＣ１、Ｐウエル２０６の寄生容量をＣ２とする
と、充放電される電荷量はＣ１（Ｖｃｃ−Ｖｅｑ１）＋
Ｃ２（Ｖｅｑ２）である。このように逆バイアスを変化
させる領域が広くなると寄生容量Ｃ１，Ｃ２が増大し、
充放電電流が大きくなってしまう。そこで、第２実施例
では、第１実施例での充放電電流の増加を抑制するため
の構成について述べる。
ソースと基板とのｐ−ｎ接合部分にビルトインポテンシ
ャル以下の順バイアスになるようなバックバイアスＶｂ
ｓをかけることによって高速動作を実現することを述べ
た。図２のトリプルウエル構造でＮウエル２０５の寄生
容量をＣ１、Ｐウエル２０６の寄生容量をＣ２とする
と、充放電される電荷量はＣ１（Ｖｃｃ−Ｖｅｑ１）＋
Ｃ２（Ｖｅｑ２）である。このように逆バイアスを変化
させる領域が広くなると寄生容量Ｃ１，Ｃ２が増大し、
充放電電流が大きくなってしまう。そこで、第２実施例
では、第１実施例での充放電電流の増加を抑制するため
の構成について述べる。
【００５８】図６は本発明の半導体装置による第４実施
例のＣＭＯＳ回路６００を示す図である。
例のＣＭＯＳ回路６００を示す図である。
【００５９】図６を参照して、ＣＭＯＳ回路６００は、
インバータ回路１００ａ，１００ｂと、ＮＭＯＳ６４
１，６４２と、ＰＭＯＳ６４０と、Ｎウエルライン６４
３と、Ｐウエルライン６４４とを含む。
インバータ回路１００ａ，１００ｂと、ＮＭＯＳ６４
１，６４２と、ＰＭＯＳ６４０と、Ｎウエルライン６４
３と、Ｐウエルライン６４４とを含む。
【００６０】インバータ回路１００ａ，１００ｂは図１
のインバータ回路１００と同様の回路である。
のインバータ回路１００と同様の回路である。
【００６１】インバータ回路１００ａに含まれているＰ
ＭＯＳ１０１ａの基板とインバータ回路１００ｂに含ま
れているＰＭＯＳ１０１ｂの基板とはＮウエルライン６
４３で接続され、インバータ回路１００ａに含まれてい
るＮＭＯＳ１０３ａの基板とインバータ回路１００ｂに
含まれているＮＭＯＳ１０３ｂの基板とはＰウエルライ
ン６４４で接続されている。ＮＭＯＳ６４２のソース電
極はＮウエルライン６４３に接続され、ドレイン電極は
Ｐウエルライン６４４に接続され、ゲート電極は制御信
号ＷＥＱが入力される入力ノードに接続されている。Ｐ
ＭＯＳ６４０のソース電極はＶｃｃ電源に接続され、ド
レイン電極はＮウエルライン６４３に接続され、ゲート
電極は制御信号ＷＥＱが入力される入力ノードに接続さ
れている。ＮＭＯＳ６４１のソース電極は接地電位Ｖｓ
ｓに接続され、ドレイン電極はＰウエルライン６４４に
接続され、ゲート電極は制御信号ＷＥＱの反転信号／Ｗ
ＥＱが入力される入力ノードに接続されている。
ＭＯＳ１０１ａの基板とインバータ回路１００ｂに含ま
れているＰＭＯＳ１０１ｂの基板とはＮウエルライン６
４３で接続され、インバータ回路１００ａに含まれてい
るＮＭＯＳ１０３ａの基板とインバータ回路１００ｂに
含まれているＮＭＯＳ１０３ｂの基板とはＰウエルライ
ン６４４で接続されている。ＮＭＯＳ６４２のソース電
極はＮウエルライン６４３に接続され、ドレイン電極は
Ｐウエルライン６４４に接続され、ゲート電極は制御信
号ＷＥＱが入力される入力ノードに接続されている。Ｐ
ＭＯＳ６４０のソース電極はＶｃｃ電源に接続され、ド
レイン電極はＮウエルライン６４３に接続され、ゲート
電極は制御信号ＷＥＱが入力される入力ノードに接続さ
れている。ＮＭＯＳ６４１のソース電極は接地電位Ｖｓ
ｓに接続され、ドレイン電極はＰウエルライン６４４に
接続され、ゲート電極は制御信号ＷＥＱの反転信号／Ｗ
ＥＱが入力される入力ノードに接続されている。
【００６２】ここで、図４のＰＭＯＳ１０１ａ，１０１
ｂとＮＭＯＳ１０３ａ，１０３ｂとが図２に示したよう
な構造である場合、Ｎウエルライン６４３はＰＭＯＳ１
０１ａとＰＭＯＳ１０１ｂのそれぞれのＮウエル２０５
同士を電気的に接続する導電性のある配線または正孔ｐ
が注入された拡散層である。
ｂとＮＭＯＳ１０３ａ，１０３ｂとが図２に示したよう
な構造である場合、Ｎウエルライン６４３はＰＭＯＳ１
０１ａとＰＭＯＳ１０１ｂのそれぞれのＮウエル２０５
同士を電気的に接続する導電性のある配線または正孔ｐ
が注入された拡散層である。
【００６３】ＮＭＯＳ６４２およびＰＭＯＳ６４０のゲ
ートには、アクティブ状態では“Ｈ（論理ハイ）”レベ
ルに、スタンバイ状態では“Ｌ（論理ロー）”レベルに
なる制御信号ＷＥＱが、ＮＭＯＳ６４１のゲートにはそ
の反転信号／ＷＥＱが入力される。
ートには、アクティブ状態では“Ｈ（論理ハイ）”レベ
ルに、スタンバイ状態では“Ｌ（論理ロー）”レベルに
なる制御信号ＷＥＱが、ＮＭＯＳ６４１のゲートにはそ
の反転信号／ＷＥＱが入力される。
【００６４】図７は、図６のＣＭＯＳ回路６００の動作
を説明するためのタイミングチャートであり、（ａ）は
制御信号ＷＥＱの、（ｂ）はＮウエルライン６４３およ
びＰウエルライン６４４の電位の変化を示すタイミング
チャートである。
を説明するためのタイミングチャートであり、（ａ）は
制御信号ＷＥＱの、（ｂ）はＮウエルライン６４３およ
びＰウエルライン６４４の電位の変化を示すタイミング
チャートである。
【００６５】図７（ａ），（ｂ）を参照して、時刻ｔ0
から時刻ｔ1 まではアクティブ状態で、それ以外の期間
はスタンバイ状態である。時刻ｔ0 までのスタンバイ状
態では制御信号ＷＥＱは“Ｌ”である。このときＰＭＯ
Ｓ６４０とＮＭＯＳ６４１とがオンし、Ｎウエルライン
６４３の電位がＶｃｃレベルに、Ｐウエルライン６４４
の電位がＶｓｓレベルになる。時刻ｔ0 に制御信号ＷＥ
Ｑが“Ｈ”になってアクティブ状態になると、ＰＭＯＳ
６４０とＮＭＯＳ６４１とがオフし、ＮＭＯＳ６４２が
オンするので、ＮＭＯＳ６４２を介してＮウエルライン
６４３とＰウエルライン６４４の電位が図７（ｂ）に示
すように同電位Ｖｅｑレベルになる。スタンバイ状態で
はＰＭＯＳ１０１ａ，１０１ｂのバックバイアスＶｂｓ
（ＰＭＯＳ）はＶｐｓ（ＰＭＯＳ）＝Ｖｅｑ−Ｖｃｃと
なり、ＮＭＯＳ１０３ａ，１０３ｂのバックバイアスＶ
ｂｓ（ＮＭＯＳ）はＶｂｓ（ＮＮＯＳ）＝Ｖｅｑ−Ｖｓ
ｓとなる。したがって、バックバイアス効果によりＰＭ
ＯＳ１０１ａ，１０１ｂおよびＮＭＯＳ１０３ａ，１０
３ｂのしきい値電圧がアクティブ状態の方がスタンバイ
状態のときより小さくなるので、スタンバイ状態でのリ
ーク電流を抑えたまま、アクティブ状態では高速動作を
実現することができる。
から時刻ｔ1 まではアクティブ状態で、それ以外の期間
はスタンバイ状態である。時刻ｔ0 までのスタンバイ状
態では制御信号ＷＥＱは“Ｌ”である。このときＰＭＯ
Ｓ６４０とＮＭＯＳ６４１とがオンし、Ｎウエルライン
６４３の電位がＶｃｃレベルに、Ｐウエルライン６４４
の電位がＶｓｓレベルになる。時刻ｔ0 に制御信号ＷＥ
Ｑが“Ｈ”になってアクティブ状態になると、ＰＭＯＳ
６４０とＮＭＯＳ６４１とがオフし、ＮＭＯＳ６４２が
オンするので、ＮＭＯＳ６４２を介してＮウエルライン
６４３とＰウエルライン６４４の電位が図７（ｂ）に示
すように同電位Ｖｅｑレベルになる。スタンバイ状態で
はＰＭＯＳ１０１ａ，１０１ｂのバックバイアスＶｂｓ
（ＰＭＯＳ）はＶｐｓ（ＰＭＯＳ）＝Ｖｅｑ−Ｖｃｃと
なり、ＮＭＯＳ１０３ａ，１０３ｂのバックバイアスＶ
ｂｓ（ＮＭＯＳ）はＶｂｓ（ＮＮＯＳ）＝Ｖｅｑ−Ｖｓ
ｓとなる。したがって、バックバイアス効果によりＰＭ
ＯＳ１０１ａ，１０１ｂおよびＮＭＯＳ１０３ａ，１０
３ｂのしきい値電圧がアクティブ状態の方がスタンバイ
状態のときより小さくなるので、スタンバイ状態でのリ
ーク電流を抑えたまま、アクティブ状態では高速動作を
実現することができる。
【００６６】ここで、Ｖｂｓを変化させるときの充放電
される電荷量はＣ１（Ｖｃｃ−Ｖｅｑ）であり、Ｎウエ
ル２０５をＶｅｑレベルからＶｃｃレベルに充電したと
きの電荷を、Ｐウエル２０６をＶｓｓレベルからＶｅｑ
レベルにするときに利用することができる。第１実施例
ではＶｅｑ１レベルおよびＶｅｑ２レベルを他の電源回
路で発生する必要があるが、第２実施例のＶｅｑレベル
はＮウエルライン６４３とＰウエルライン６４４との接
続によるイコライズによって生成されるので、Ｖｅｑレ
ベルを発生するための電源回路は不要であり、この電源
回路で消費される電流が皆無である。したがって、本実
施例のようにＶｅｑレベルをイコライズで発生させるこ
とで第１実施例の場合よりもさらに低消費電力化を実現
することができる。
される電荷量はＣ１（Ｖｃｃ−Ｖｅｑ）であり、Ｎウエ
ル２０５をＶｅｑレベルからＶｃｃレベルに充電したと
きの電荷を、Ｐウエル２０６をＶｓｓレベルからＶｅｑ
レベルにするときに利用することができる。第１実施例
ではＶｅｑ１レベルおよびＶｅｑ２レベルを他の電源回
路で発生する必要があるが、第２実施例のＶｅｑレベル
はＮウエルライン６４３とＰウエルライン６４４との接
続によるイコライズによって生成されるので、Ｖｅｑレ
ベルを発生するための電源回路は不要であり、この電源
回路で消費される電流が皆無である。したがって、本実
施例のようにＶｅｑレベルをイコライズで発生させるこ
とで第１実施例の場合よりもさらに低消費電力化を実現
することができる。
【００６７】これら第２〜４実施例でも第１実施例で説
明したように、アクティブ状態ではＰＭＯＳ１０１ａ，
１０１ｂおよびＮＭＯＳ１０３ａ，１０３ｂのそれぞれ
のソース電極のｐ−ｎ接合部に順バイアスが加わる。こ
こでＶｃｃレベルが１Ｖ程度の低電圧では、Ｖｃｃ＝１
Ｖ，Ｖｅｑ＝０．５Ｖとすると、上記ＰＭＯＳのｐ−ｎ
接合部の順バイアス（Ｖｃｃ−Ｖｅｑ）とＮＭＯＳのｐ
−ｎ接合部の順バイアスＶｅｑとがともに０．５Ｖで、
ｐ−ｎ接合のビルトインポテンシャルΦＢｕｉｌｄの値
０．７〜０．８Ｖより小さいため、ｐ−ｎ接合部の順バ
イアス電流は極めて小さく無視できる。
明したように、アクティブ状態ではＰＭＯＳ１０１ａ，
１０１ｂおよびＮＭＯＳ１０３ａ，１０３ｂのそれぞれ
のソース電極のｐ−ｎ接合部に順バイアスが加わる。こ
こでＶｃｃレベルが１Ｖ程度の低電圧では、Ｖｃｃ＝１
Ｖ，Ｖｅｑ＝０．５Ｖとすると、上記ＰＭＯＳのｐ−ｎ
接合部の順バイアス（Ｖｃｃ−Ｖｅｑ）とＮＭＯＳのｐ
−ｎ接合部の順バイアスＶｅｑとがともに０．５Ｖで、
ｐ−ｎ接合のビルトインポテンシャルΦＢｕｉｌｄの値
０．７〜０．８Ｖより小さいため、ｐ−ｎ接合部の順バ
イアス電流は極めて小さく無視できる。
【００６８】図６においては、ＰＭＯＳ１０１ａ，１０
１ｂおよびＮＭＯＳ１０３ａ，１０３ｂで構成された複
数個のインバータ回路の場合を示したが、その他、ＮＡ
ＮＤ，ＮＯＲゲートなどのＣＭＯＳ回路に適用すること
ができる。また、ＭＯＳトランジスタ１個当たりＮウエ
ル２０５，Ｐウエル２０６が独立して存在する場合だけ
でなく、複数個のＮＭＯＳトランジスタが同一のＮウエ
ル２０５，Ｐウエル２０６上に存在する場合にもこの第
２実施例を適用することができる。
１ｂおよびＮＭＯＳ１０３ａ，１０３ｂで構成された複
数個のインバータ回路の場合を示したが、その他、ＮＡ
ＮＤ，ＮＯＲゲートなどのＣＭＯＳ回路に適用すること
ができる。また、ＭＯＳトランジスタ１個当たりＮウエ
ル２０５，Ｐウエル２０６が独立して存在する場合だけ
でなく、複数個のＮＭＯＳトランジスタが同一のＮウエ
ル２０５，Ｐウエル２０６上に存在する場合にもこの第
２実施例を適用することができる。
【００６９】（５） 第５実施例 第２実施例では、アクティブ状態でのＰＭＯＳおよびＮ
ＭＯＳの基板の電位であるＶｅｑレベルをイコライズす
ることにより生成した。ここで、図６においてＮウエル
ライン６４３やＰウエルライン６４４に接続されている
各Ｎウエル，Ｐウエルの寄生容量の大きさが異なると、
ＶｅｑレベルはＶｃｃ／２から離れてしまう。たとえ
ば、Ｎウエルライン６４３に接続されるＮウエル２０５
の寄生容量Ｃ１がＰウエルライン６４４に接続されるＰ
ウエル２０６の寄生容量Ｃ２の２倍あると仮定すると、
ＶｅｑレベルはＶｃｃ／３になる。このとき、アクティ
ブ状態でのＰＭＯＳのソース−基板間にかかる逆バイア
スはＶｂｓ（ＰＭＯＳ）＝Ｖｃｃ／３−Ｖｃｃ＝−２Ｖ
ｃｃ／３、ＮＭＯＳのソース−基板間にかかる逆バイア
スはＶｂｓ（ＮＭＯＳ）＝Ｖｃｃ／３−Ｖｓｓ＝Ｖｃｃ
／３となる。したがって、ＰＭＯＳおよびＮＭＯＳのバ
ックバイアスＶｂｓ（ＰＭＯＳ）およびＶｂｓ（ＮＭＯ
Ｓ）がアンバランスになって、この場合ではＰＭＯＳの
ほうがＮＭＯＳよりスタンバイ状態とアクティブ状態の
しきい値電圧の変動が大きくなる。
ＭＯＳの基板の電位であるＶｅｑレベルをイコライズす
ることにより生成した。ここで、図６においてＮウエル
ライン６４３やＰウエルライン６４４に接続されている
各Ｎウエル，Ｐウエルの寄生容量の大きさが異なると、
ＶｅｑレベルはＶｃｃ／２から離れてしまう。たとえ
ば、Ｎウエルライン６４３に接続されるＮウエル２０５
の寄生容量Ｃ１がＰウエルライン６４４に接続されるＰ
ウエル２０６の寄生容量Ｃ２の２倍あると仮定すると、
ＶｅｑレベルはＶｃｃ／３になる。このとき、アクティ
ブ状態でのＰＭＯＳのソース−基板間にかかる逆バイア
スはＶｂｓ（ＰＭＯＳ）＝Ｖｃｃ／３−Ｖｃｃ＝−２Ｖ
ｃｃ／３、ＮＭＯＳのソース−基板間にかかる逆バイア
スはＶｂｓ（ＮＭＯＳ）＝Ｖｃｃ／３−Ｖｓｓ＝Ｖｃｃ
／３となる。したがって、ＰＭＯＳおよびＮＭＯＳのバ
ックバイアスＶｂｓ（ＰＭＯＳ）およびＶｂｓ（ＮＭＯ
Ｓ）がアンバランスになって、この場合ではＰＭＯＳの
ほうがＮＭＯＳよりスタンバイ状態とアクティブ状態の
しきい値電圧の変動が大きくなる。
【００７０】そこで、ＰＭＯＳおよびＮＭＯＳのバック
バイアスＶｂｓ（ＰＭＯＳ）およびＶｂｓ（ＮＭＯＳ）
の変化分を同一にするには、イコライズにより生成され
たイコライズレベルＶｅｑをＶｃｃ／２にする必要があ
る。
バイアスＶｂｓ（ＰＭＯＳ）およびＶｂｓ（ＮＭＯＳ）
の変化分を同一にするには、イコライズにより生成され
たイコライズレベルＶｅｑをＶｃｃ／２にする必要があ
る。
【００７１】図８は、本発明の半導体装置による第５実
施例のＣＭＯＳ回路８００を示す図である。
施例のＣＭＯＳ回路８００を示す図である。
【００７２】図８を参照して、ＣＭＯＳ回路８００は、
図６のＣＭＯＳ回路６００のインバータ回路１００ａま
たは１００ｂの部分に入れ換え可能な回路であって、図
１と同様のインバータ回路１００と、さらにダミーのＮ
ＭＯＳ６５０とを含む。
図６のＣＭＯＳ回路６００のインバータ回路１００ａま
たは１００ｂの部分に入れ換え可能な回路であって、図
１と同様のインバータ回路１００と、さらにダミーのＮ
ＭＯＳ６５０とを含む。
【００７３】図８において、インバータ回路１００内部
の接続関係は図１で説明したとおりである。ダミーのＮ
ＭＯＳ８５０のソースは接地電位Ｖｓｓに接続され、ド
レイン電極はインバータ回路１００の出力ノードに接続
され、ゲート電極はＶｃｃ電源に接続され、基板はＰウ
エルライン６４４に接続されている。インバータ回路１
００に含まれているＰＭＯＳ１０１の基板はＮウエルラ
イン６４３に接続され、ＮＭＯＳ１０３はＰウエルライ
ン６４４に接続されている。
の接続関係は図１で説明したとおりである。ダミーのＮ
ＭＯＳ８５０のソースは接地電位Ｖｓｓに接続され、ド
レイン電極はインバータ回路１００の出力ノードに接続
され、ゲート電極はＶｃｃ電源に接続され、基板はＰウ
エルライン６４４に接続されている。インバータ回路１
００に含まれているＰＭＯＳ１０１の基板はＮウエルラ
イン６４３に接続され、ＮＭＯＳ１０３はＰウエルライ
ン６４４に接続されている。
【００７４】ＰＭＯＳ１０１のＮウエル２０５の寄生容
量Ｃ１がＮＭＯＳ１０３のＰウエル２０６の寄生容量Ｃ
２より大きい場合、図８のようにダミーのＮＭＯＳ８５
０のソース電極をインバータ１００の出力ノードに接続
し、ドレイン電極を接地電位Ｖｓｓに持続し、ゲート電
極をＶｃｃ電源に持続し、基板をＰウエルライン６４４
に持続することで、Ｎウエル２０５に接続されているＮ
ウエル６４３とＰウエル２０６に接続されているＰウエ
ルライン６４４の寄生容量とを等しくすることができ
る。Ｎウエル２０５の寄生容量Ｃ１のほうがＰウエル２
０６の寄生容量Ｃ２より小さい場合は、ダミーのＰＭＯ
Ｓのソース電極をＶｃｃ電源に接続し、ドレイン電極を
インバータ回路１００の出力ノードに接続し、ゲート電
極を接地電位Ｖｓｓに接続し、基板をＮウエルライン６
４３に接続することで、Ｎウエルライン６４３の寄生容
量とＰウエルライン６４４の寄生容量とを等しくするこ
とができる。
量Ｃ１がＮＭＯＳ１０３のＰウエル２０６の寄生容量Ｃ
２より大きい場合、図８のようにダミーのＮＭＯＳ８５
０のソース電極をインバータ１００の出力ノードに接続
し、ドレイン電極を接地電位Ｖｓｓに持続し、ゲート電
極をＶｃｃ電源に持続し、基板をＰウエルライン６４４
に持続することで、Ｎウエル２０５に接続されているＮ
ウエル６４３とＰウエル２０６に接続されているＰウエ
ルライン６４４の寄生容量とを等しくすることができ
る。Ｎウエル２０５の寄生容量Ｃ１のほうがＰウエル２
０６の寄生容量Ｃ２より小さい場合は、ダミーのＰＭＯ
Ｓのソース電極をＶｃｃ電源に接続し、ドレイン電極を
インバータ回路１００の出力ノードに接続し、ゲート電
極を接地電位Ｖｓｓに接続し、基板をＮウエルライン６
４３に接続することで、Ｎウエルライン６４３の寄生容
量とＰウエルライン６４４の寄生容量とを等しくするこ
とができる。
【００７５】（６） 第６実施例 図９は、本発明の半導体装置による第６実施例のＣＭＯ
Ｓ回路９００を示す図である。
Ｓ回路９００を示す図である。
【００７６】図９を参照して、ＣＭＯＳ回路９００は、
図６のＣＭＯＳ回路６００のインバータ回路１００ａま
たは１００ｂの部分に入れ換え可能な回路であって、図
１と同様のインバータ回路１００と、さらにキャパシタ
ンス９５１，９５２とを含む。
図６のＣＭＯＳ回路６００のインバータ回路１００ａま
たは１００ｂの部分に入れ換え可能な回路であって、図
１と同様のインバータ回路１００と、さらにキャパシタ
ンス９５１，９５２とを含む。
【００７７】インバータ回路１００内部の接続関係は図
１で示したとおりであり、ＰＭＯＳ１０１の基板はＮウ
エルライン６４３に接続され、ＮＭＯＳ１０３の基板は
Ｐウエルライン６４４に接続されている。キャパシタン
ス９５１は一方の電極がＶｃｃ電源に接続され、他方の
電極がＮウエルライン６４３に接続されている。キャパ
シタンス９５２は、一方の電極が接地電位Ｖｓｓに接続
され、他方の電極がＰウエルライン６４４に接続されて
いる。
１で示したとおりであり、ＰＭＯＳ１０１の基板はＮウ
エルライン６４３に接続され、ＮＭＯＳ１０３の基板は
Ｐウエルライン６４４に接続されている。キャパシタン
ス９５１は一方の電極がＶｃｃ電源に接続され、他方の
電極がＮウエルライン６４３に接続されている。キャパ
シタンス９５２は、一方の電極が接地電位Ｖｓｓに接続
され、他方の電極がＰウエルライン６４４に接続されて
いる。
【００７８】ＭＯＳトランジスタや配線で構成されたキ
ャパシタンス９５１，９５２を図９のように接続するこ
とによりＮウエルライン６４３の寄生容量とＰウエルラ
イン６４４の寄生容量とを等しくすることができる。
ャパシタンス９５１，９５２を図９のように接続するこ
とによりＮウエルライン６４３の寄生容量とＰウエルラ
イン６４４の寄生容量とを等しくすることができる。
【００７９】図９のようにキャパシタンスをＮウエルラ
イン６４３とＰウエルライン６４４とにそれぞれ接続し
た方が寄生容量の調整は容易であるが、いずれか一方の
ラインのみにキャパシタンスを接続するだけでもよい。
イン６４３とＰウエルライン６４４とにそれぞれ接続し
た方が寄生容量の調整は容易であるが、いずれか一方の
ラインのみにキャパシタンスを接続するだけでもよい。
【００８０】図８および図９に示したようにダミーのＭ
ＯＳトランジスタやキャパシタンスを接続する以外に
も、ＶｅｑレベルをＶｃｃ／２電源から別途供給するこ
とによりＮウエルライン６４３の寄生容量とＰウエルラ
イン６４４の寄生容量とを等しくすることもできる。あ
るいは、これらを組合せて使用し、寄生容量を等しくし
てもよい。
ＯＳトランジスタやキャパシタンスを接続する以外に
も、ＶｅｑレベルをＶｃｃ／２電源から別途供給するこ
とによりＮウエルライン６４３の寄生容量とＰウエルラ
イン６４４の寄生容量とを等しくすることもできる。あ
るいは、これらを組合せて使用し、寄生容量を等しくし
てもよい。
【００８１】（７） 第７実施例 図１０は、本発明の半導体装置による第７実施例の図
８，９と異なるＣＭＯＳ回路１０００を示す図である。
８，９と異なるＣＭＯＳ回路１０００を示す図である。
【００８２】図１０を参照して、ＣＭＯＳ回路１０００
は、図６に示したＣＭＯＳ回路６００と、ＮＭＯＳ１０
４３，１０４４とを含む。
は、図６に示したＣＭＯＳ回路６００と、ＮＭＯＳ１０
４３，１０４４とを含む。
【００８３】ＮＭＯＳ１０４３，１０４４は、それぞれ
のソース電極同士およびゲート電極同士が接続され、接
続されたソース電極はさらにＶｃｃ／２電源に接続さ
れ、接続されたゲート電極はさらにＣＭＯＳ回路６００
に含まれているＮＭＯＳ６４２のゲート電極と制御信号
ＷＥＱの入力ノードとに接続されている。ＣＭＯＳ回路
６００に含まれているＮウエルライン６４３にＮＭＯＳ
１０４３のドレイン電極が、ＣＭＯＳ回路６００に含ま
れているＰウエルライン６４４にＮＭＯＳ１０４４のド
レイン電極が接続されている。
のソース電極同士およびゲート電極同士が接続され、接
続されたソース電極はさらにＶｃｃ／２電源に接続さ
れ、接続されたゲート電極はさらにＣＭＯＳ回路６００
に含まれているＮＭＯＳ６４２のゲート電極と制御信号
ＷＥＱの入力ノードとに接続されている。ＣＭＯＳ回路
６００に含まれているＮウエルライン６４３にＮＭＯＳ
１０４３のドレイン電極が、ＣＭＯＳ回路６００に含ま
れているＰウエルライン６４４にＮＭＯＳ１０４４のド
レイン電極が接続されている。
【００８４】図１０において、アクティブ状態のとき
“Ｈ”の制御信号ＷＥＱがＮＭＯＳ６４２，１０４３，
および１０４４のゲート電極に入力されると、これらＮ
ＭＯＳ６４２，１０４３，１０４４がオンし、ＮＭＯＳ
１０４３，１０４４のソース電極の接続されたＶｃｃ／
２電源からＮウエルライン６４３およびＰウエルライン
６４４にＶｃｃ／２レベルが供給される。したがって、
Ｎウエルライン６４３とＰウエルライン６４４との寄生
容量が異なっている場合でも、イコライズレベルＶｅｑ
がＶｃｃ／２からずれた分は、このＶｃｃ／２電源によ
って補正されイコライズレベルＶｅｑ＝Ｖｃｃ／２とな
る。
“Ｈ”の制御信号ＷＥＱがＮＭＯＳ６４２，１０４３，
および１０４４のゲート電極に入力されると、これらＮ
ＭＯＳ６４２，１０４３，１０４４がオンし、ＮＭＯＳ
１０４３，１０４４のソース電極の接続されたＶｃｃ／
２電源からＮウエルライン６４３およびＰウエルライン
６４４にＶｃｃ／２レベルが供給される。したがって、
Ｎウエルライン６４３とＰウエルライン６４４との寄生
容量が異なっている場合でも、イコライズレベルＶｅｑ
がＶｃｃ／２からずれた分は、このＶｃｃ／２電源によ
って補正されイコライズレベルＶｅｑ＝Ｖｃｃ／２とな
る。
【００８５】これにより、第１，２実施例と同様の効果
に加えて、ＣＭＯＳ回路においてＮＭＯＳとＰＭＯＳの
動作速度がほぼ等しくなり、安定した速度で動作する。
に加えて、ＣＭＯＳ回路においてＮＭＯＳとＰＭＯＳの
動作速度がほぼ等しくなり、安定した速度で動作する。
【００８６】（８） 第８実施例 図１１は、本発明の半導体装置による第８実施例のＣＭ
ＯＳ回路１２００を示す図である。
ＯＳ回路１２００を示す図である。
【００８７】図１１を参照して、ＣＭＯＳ回路１２００
は、回路１２１０，１２１１と、ＰＭＯＳ２００５，２
００７と、ＮＭＯＳ２００６，２００８，２００９，２
０１０，２０１１とを含む。回路１２１０は、さらに複
数のインバータ回路１００ａと、それらインバータ回路
１００ａに含まれているＰＭＯＳのＮウエルを接続する
Ｎウエルライン２０００と、ＮＭＯＳ１０３ａのＰウエ
ルを接続するＰウエルライン２００１とを含む。回路１
２１１は、複数のインバータ回路１００ｂと、それらイ
ンバータ回路１００ｂに含まれているＰＭＯＳ１０１ｂ
のＮウエルを接続するＮウエルライン２００２と、ＮＭ
ＯＳ１０３ｂのＰウエルを接続するＰウエルライン２０
０３とを含む。ここで、インバータ１００ａ，１００ｂ
は、図６のインバータと同様のものである。
は、回路１２１０，１２１１と、ＰＭＯＳ２００５，２
００７と、ＮＭＯＳ２００６，２００８，２００９，２
０１０，２０１１とを含む。回路１２１０は、さらに複
数のインバータ回路１００ａと、それらインバータ回路
１００ａに含まれているＰＭＯＳのＮウエルを接続する
Ｎウエルライン２０００と、ＮＭＯＳ１０３ａのＰウエ
ルを接続するＰウエルライン２００１とを含む。回路１
２１１は、複数のインバータ回路１００ｂと、それらイ
ンバータ回路１００ｂに含まれているＰＭＯＳ１０１ｂ
のＮウエルを接続するＮウエルライン２００２と、ＮＭ
ＯＳ１０３ｂのＰウエルを接続するＰウエルライン２０
０３とを含む。ここで、インバータ１００ａ，１００ｂ
は、図６のインバータと同様のものである。
【００８８】ＰＭＯＳ２００５のソース電極は電源電位
Ｖｃｃが与えられ、ドレイン電極はＮウエルライン２０
００に接続されている。ＮＭＯＳ２００６のソース電極
は接地電位Ｖｓｓが与えられ、ドレイン電極はＰウエル
ライン２００１に接続されている。ＰＭＯＳ２００７の
ソース電極は電源電位Ｖｃｃが与えられ、ドレイン電極
はＮウエルライン２００２に接続されている。ＮＭＯＳ
２００８のソース電極はＶｓｓが与えられ、ドレイン電
極はＰウエルライン２００３に接続されている。ＮＭＯ
Ｓ２００６，２００８のゲート電極にはプリチャージ信
号ＰＲＥが入力される。ＰＭＯＳ２００５，２００７の
ゲート電極にはプリチャージ信号の反転信号／ＰＲＥが
入力される。
Ｖｃｃが与えられ、ドレイン電極はＮウエルライン２０
００に接続されている。ＮＭＯＳ２００６のソース電極
は接地電位Ｖｓｓが与えられ、ドレイン電極はＰウエル
ライン２００１に接続されている。ＰＭＯＳ２００７の
ソース電極は電源電位Ｖｃｃが与えられ、ドレイン電極
はＮウエルライン２００２に接続されている。ＮＭＯＳ
２００８のソース電極はＶｓｓが与えられ、ドレイン電
極はＰウエルライン２００３に接続されている。ＮＭＯ
Ｓ２００６，２００８のゲート電極にはプリチャージ信
号ＰＲＥが入力される。ＰＭＯＳ２００５，２００７の
ゲート電極にはプリチャージ信号の反転信号／ＰＲＥが
入力される。
【００８９】ＮＭＯＳ２００９のソース電極はＰウエル
ライン２００１に接続されドレイン電極はＮウエルライ
ン２０００に接続されている。ＮＭＯＳ２０１０のソー
ス−ドレイン電極の一方はＮウエルライン２０００に接
続され、他方はＮウエルライン２００２に接続されてい
る。ＮＭＯＳ２０１１のソース−ドレイン電極の一方は
Ｐウエルライン２００１に接続され、他方はＰウエルラ
イン２００３に接続されている。ＮＭＯＳ２００９のゲ
ート電極にはイコライズ信号ＷＥＱ１が入力され、ＮＭ
ＯＳ２０１０，２０１１のゲート電極には共にイコライ
ズ信号ＷＥＱ２が入力される。
ライン２００１に接続されドレイン電極はＮウエルライ
ン２０００に接続されている。ＮＭＯＳ２０１０のソー
ス−ドレイン電極の一方はＮウエルライン２０００に接
続され、他方はＮウエルライン２００２に接続されてい
る。ＮＭＯＳ２０１１のソース−ドレイン電極の一方は
Ｐウエルライン２００１に接続され、他方はＰウエルラ
イン２００３に接続されている。ＮＭＯＳ２００９のゲ
ート電極にはイコライズ信号ＷＥＱ１が入力され、ＮＭ
ＯＳ２０１０，２０１１のゲート電極には共にイコライ
ズ信号ＷＥＱ２が入力される。
【００９０】図１２は、図１１のＣＭＯＳ回路１２００
の動作を説明するためのタイミングチャートであり、
（ａ）はスタンバイ状態およびアクティブ状態でのプリ
チャージ信号ＰＲＥとイコライズ制御信号ＷＥＱ１，Ｗ
ＥＱ２との入力を示す図であり、（ｂ）は回路１２１０
におけるＮウエルライン２０００およびＰウエルライン
２００１の電位の変化を示す図であり、（ｃ）は回路１
２１１におけるＮウエルライン２００２およびＰウエル
ライン２００３の電位の変化を示す図である。
の動作を説明するためのタイミングチャートであり、
（ａ）はスタンバイ状態およびアクティブ状態でのプリ
チャージ信号ＰＲＥとイコライズ制御信号ＷＥＱ１，Ｗ
ＥＱ２との入力を示す図であり、（ｂ）は回路１２１０
におけるＮウエルライン２０００およびＰウエルライン
２００１の電位の変化を示す図であり、（ｃ）は回路１
２１１におけるＮウエルライン２００２およびＰウエル
ライン２００３の電位の変化を示す図である。
【００９１】以下、図１２を参照しながら図１１のＣＭ
ＯＳ回路１２００の動作を説明する。
ＯＳ回路１２００の動作を説明する。
【００９２】回路１２１０，１２１１が動作していない
スタンバイ状態では、イコライズ信号ＷＥＱ１およびイ
コライズ信号ＷＥＱ２は共にＬレベルである。プリチャ
ージ信号ＰＲＥはＨレベルであって、ＰＭＯＳ２００
５，２００７とＮＭＯＳ２００６，２００８とがオン
し、それぞれＮウエルライン２０００，２００２を電源
電位Ｖｃｃに、Ｐウエルライン２００１，２００３を接
地電位Ｖｓｓにプリチャージする。
スタンバイ状態では、イコライズ信号ＷＥＱ１およびイ
コライズ信号ＷＥＱ２は共にＬレベルである。プリチャ
ージ信号ＰＲＥはＨレベルであって、ＰＭＯＳ２００
５，２００７とＮＭＯＳ２００６，２００８とがオン
し、それぞれＮウエルライン２０００，２００２を電源
電位Ｖｃｃに、Ｐウエルライン２００１，２００３を接
地電位Ｖｓｓにプリチャージする。
【００９３】アクティブ状態になると、時刻ｔ0 にプリ
チャージ信号はＬレベルになって各Ｎウエルライン，Ｐ
ウエルラインをプリチャージしていたＰＭＯＳ２００
５，２００７とＮＭＯＳ２００６，２００８とがオフす
る。時刻ｔ1 にイコライズ信号ＷＥＱ１がＨレベルにな
って回路１２１０のＰウエルライン２０００とＮウエル
ライン２００１とがイコライズされ、それらの電位が１
／２Ｖｃｃになる。次に時刻ｔ2 にイコライズ信号ＷＥ
Ｑ１がＬレベルになってＮＭＯＳ２００９がオフする。
時刻ｔ3 にイコライズ信号ＷＥＱ２がＨレベルになって
ＮＭＯＳ２０１０，２０１１がオンする。回路１２１１
のＰウエルライン２００２，Ｎウエルライン２００３は
それぞれ電源電位Ｖｃｃ，接地電位Ｖｓｓにプリチャー
ジされていたので、Ｐウエルライン２０００，２００２
の電位がＮＭＯＳ２０１０によって３／４Ｖｃｃに、Ｎ
ウエルライン２００１，２００３の電位がＮＭＯＳ２０
１１によって１／４Ｖｃｃになる。
チャージ信号はＬレベルになって各Ｎウエルライン，Ｐ
ウエルラインをプリチャージしていたＰＭＯＳ２００
５，２００７とＮＭＯＳ２００６，２００８とがオフす
る。時刻ｔ1 にイコライズ信号ＷＥＱ１がＨレベルにな
って回路１２１０のＰウエルライン２０００とＮウエル
ライン２００１とがイコライズされ、それらの電位が１
／２Ｖｃｃになる。次に時刻ｔ2 にイコライズ信号ＷＥ
Ｑ１がＬレベルになってＮＭＯＳ２００９がオフする。
時刻ｔ3 にイコライズ信号ＷＥＱ２がＨレベルになって
ＮＭＯＳ２０１０，２０１１がオンする。回路１２１１
のＰウエルライン２００２，Ｎウエルライン２００３は
それぞれ電源電位Ｖｃｃ，接地電位Ｖｓｓにプリチャー
ジされていたので、Ｐウエルライン２０００，２００２
の電位がＮＭＯＳ２０１０によって３／４Ｖｃｃに、Ｎ
ウエルライン２００１，２００３の電位がＮＭＯＳ２０
１１によって１／４Ｖｃｃになる。
【００９４】このように、スタンバイ状態では回路１２
１０に含まれているインバータ１００ａ内のＰＭＯＳ１
０１ａ，ＮＭＯＳ１０３ａおよび回路１２１１に含まれ
ているインバータ１００ｂ内のＰＭＯＳ１０１ｂ，ＮＭ
ＯＳ０３ｂにおいてバックバイアスＶｂｓ＝０［Ｖ］
で、アクティブ状態ではバックバイアスＶｂｓ（ＮＭＯ
Ｓ）＝１／４Ｖｃｃ、Ｖｂｓ（ＰＭＯＳ）＝３／４Ｖｃ
ｃ−Ｖｃｃ＝−１／４Ｖｃｃとなる。よって、バックバ
イアス効果により、アクティブ状態のときにはスタンバ
イ状態のときより回路内のＮＭＯＳおよびＰＭＯＳのし
きい値電圧が小さくなり、高速動作することが可能であ
る。
１０に含まれているインバータ１００ａ内のＰＭＯＳ１
０１ａ，ＮＭＯＳ１０３ａおよび回路１２１１に含まれ
ているインバータ１００ｂ内のＰＭＯＳ１０１ｂ，ＮＭ
ＯＳ０３ｂにおいてバックバイアスＶｂｓ＝０［Ｖ］
で、アクティブ状態ではバックバイアスＶｂｓ（ＮＭＯ
Ｓ）＝１／４Ｖｃｃ、Ｖｂｓ（ＰＭＯＳ）＝３／４Ｖｃ
ｃ−Ｖｃｃ＝−１／４Ｖｃｃとなる。よって、バックバ
イアス効果により、アクティブ状態のときにはスタンバ
イ状態のときより回路内のＮＭＯＳおよびＰＭＯＳのし
きい値電圧が小さくなり、高速動作することが可能であ
る。
【００９５】ここで、アクティブ状態のときのバックバ
イアスＶｂｓ（ＮＭＯＳ）＝１／４Ｖｃｃ、バックバイ
アスＶｂｓ（ＰＭＯＳ）＝−１／４Ｖｃｃであり、ＮＭ
ＯＳ，ＰＭＯＳそれぞれについてそのソースとウエル
（基板）間に順方向バイアスの１／４Ｖｃｃが加わって
いるが、１／４ＶｃｃがビルトインポテンシャルΦｂｕ
ｉｌｄ以下であれば、ｐ−ｎ接合部における順方向バイ
アスによって流れる電流が無視できるほど小さい。
イアスＶｂｓ（ＮＭＯＳ）＝１／４Ｖｃｃ、バックバイ
アスＶｂｓ（ＰＭＯＳ）＝−１／４Ｖｃｃであり、ＮＭ
ＯＳ，ＰＭＯＳそれぞれについてそのソースとウエル
（基板）間に順方向バイアスの１／４Ｖｃｃが加わって
いるが、１／４ＶｃｃがビルトインポテンシャルΦｂｕ
ｉｌｄ以下であれば、ｐ−ｎ接合部における順方向バイ
アスによって流れる電流が無視できるほど小さい。
【００９６】また、１／４Ｖｃｃ≦Φｂｕｉｌｄの関係
より、Ｖｃｃ≦４Φｂｕｉｌｄとなる。よって、ビルト
インポテンシャルΦｂｕｉｌｄの４倍までの大きさの電
源電圧Ｖｃｃを印加することができる。第４実施例の図
６の例では、Ｖｃｃ≦２Φｂｕｉｌｔであったので、本
実施例では第４実施例の場合よりもさらに高い電源電圧
Ｖｃｃでも適用することが可能である。
より、Ｖｃｃ≦４Φｂｕｉｌｄとなる。よって、ビルト
インポテンシャルΦｂｕｉｌｄの４倍までの大きさの電
源電圧Ｖｃｃを印加することができる。第４実施例の図
６の例では、Ｖｃｃ≦２Φｂｕｉｌｔであったので、本
実施例では第４実施例の場合よりもさらに高い電源電圧
Ｖｃｃでも適用することが可能である。
【００９７】以上の例はＮウエルライン２０００，２０
０２，Ｐウエルライン２００１，２００３のそれぞれの
寄生容量が等しい場合の例である。もし、上記各Ｎウエ
ルライン，Ｐウエルラインにおいて寄生容量が異なる場
合は、たとえば第５，６実施例の図８，９に示したよう
に、ダミーのトランジスタまたは容量性の素子を付加す
ることで各ウエルの容量を容易に調整することができ
る。
０２，Ｐウエルライン２００１，２００３のそれぞれの
寄生容量が等しい場合の例である。もし、上記各Ｎウエ
ルライン，Ｐウエルラインにおいて寄生容量が異なる場
合は、たとえば第５，６実施例の図８，９に示したよう
に、ダミーのトランジスタまたは容量性の素子を付加す
ることで各ウエルの容量を容易に調整することができ
る。
【００９８】さらに、以上の例は、第１，２実施例の図
２，４に示したトリプルウエルだけでなく、第３実施例
の図５に示したＳＯＩにも適用することができる。
２，４に示したトリプルウエルだけでなく、第３実施例
の図５に示したＳＯＩにも適用することができる。
【００９９】（９） 第９実施例 図１３は、本発明の半導体装置による第９実施例のＣＭ
ＯＳ回路１１００を示す図である。
ＯＳ回路１１００を示す図である。
【０１００】図１３を参照して、ＣＭＯＳ回路１１００
は、インバータ回路１１０１，１１０３，１１０５，１
１０７，１１０９とＰＭＯＳ１１８０，１１８１と、Ｎ
ＭＯＳ１１７０，１１７１，１１８２，１１８３と、Ｎ
ウエルライン１１７２，１１７３とＰウエルライン１１
７４，１１７５とを含む。
は、インバータ回路１１０１，１１０３，１１０５，１
１０７，１１０９とＰＭＯＳ１１８０，１１８１と、Ｎ
ＭＯＳ１１７０，１１７１，１１８２，１１８３と、Ｎ
ウエルライン１１７２，１１７３とＰウエルライン１１
７４，１１７５とを含む。
【０１０１】インバータ回路１１０１はＰＭＯＳ１１０
１ｐとＮＭＯＳ１１０１ｎとを含み、同様にインバータ
回路９０３はＰＭＯＳ１１０３ｐとＮＭＯＳ１１０３ｎ
とを含み、インバータ回路１１０５はＰＭＯＳ１１０５
ｐとＮＭＯＳ１１０５ｎとを含み、インバータ回路１１
０７はＰＭＯＳ１１０７ｐとＮＭＯＳ１１０７ｎとを含
み、インバータ回路１１０９はＰＭＯＳ１１０９ｐとＮ
ＭＯＳ１１０９ｎとを含む。
１ｐとＮＭＯＳ１１０１ｎとを含み、同様にインバータ
回路９０３はＰＭＯＳ１１０３ｐとＮＭＯＳ１１０３ｎ
とを含み、インバータ回路１１０５はＰＭＯＳ１１０５
ｐとＮＭＯＳ１１０５ｎとを含み、インバータ回路１１
０７はＰＭＯＳ１１０７ｐとＮＭＯＳ１１０７ｎとを含
み、インバータ回路１１０９はＰＭＯＳ１１０９ｐとＮ
ＭＯＳ１１０９ｎとを含む。
【０１０２】インバータ回路１１０１の出力ノードがイ
ンバータ回路１１０３の入力ノードに接続され、インバ
ータ回路１１０３の出力ノードがインバータ回路１１０
５の入力ノードに接続され、インバータ回路１１０５の
出力ノードはインバータ回路１１０７の入力ノードに接
続され、インバータ回路１１０７の出力ノードはインバ
ータ回路１１０９の入力ノードに接続されている。
ンバータ回路１１０３の入力ノードに接続され、インバ
ータ回路１１０３の出力ノードがインバータ回路１１０
５の入力ノードに接続され、インバータ回路１１０５の
出力ノードはインバータ回路１１０７の入力ノードに接
続され、インバータ回路１１０７の出力ノードはインバ
ータ回路１１０９の入力ノードに接続されている。
【０１０３】インバータ回路１１０１，１１０３，１１
０５，１１０７および１１０９の接続関係は図１のイン
バータ回路（ＣＭＯＳ回路１００）と同様である。
０５，１１０７および１１０９の接続関係は図１のイン
バータ回路（ＣＭＯＳ回路１００）と同様である。
【０１０４】インバータ回路１１０１のＰＭＯＳ１１０
１ｐの基板とインバータ回路１１０５のＰＭＯＳ１１０
５ｐの基板とインバータ回路１１０９のＰＭＯＳ１１０
９ｐの基板とはＮウエルライン１１７３に接続されてい
る。インバータ回路１１０３のＰＭＯＳ１１０３ｐの基
板と基板回路１１０７のＰＭＯＳ１１０７ｐの基板とは
Ｎウエルライン１１７２に接続されている。インバータ
回路１１０１のＮＭＯＳ１１０１ｎの基板とインバータ
回路１１０５のＮＭＯＳ１１０５ｎの基板とインバータ
回路１１０９のＮＭＯＳ１１０９ｎの基板とはＰウエル
ライン１１７４に接続されている。インバータ回路１１
０３のＮＭＯＳ１１０３ｎの基板とインバータ回路１１
０７のＮＭＯＳ１１０７ｎの基板とはＰウエルライン１
１７５に接続されている。
１ｐの基板とインバータ回路１１０５のＰＭＯＳ１１０
５ｐの基板とインバータ回路１１０９のＰＭＯＳ１１０
９ｐの基板とはＮウエルライン１１７３に接続されてい
る。インバータ回路１１０３のＰＭＯＳ１１０３ｐの基
板と基板回路１１０７のＰＭＯＳ１１０７ｐの基板とは
Ｎウエルライン１１７２に接続されている。インバータ
回路１１０１のＮＭＯＳ１１０１ｎの基板とインバータ
回路１１０５のＮＭＯＳ１１０５ｎの基板とインバータ
回路１１０９のＮＭＯＳ１１０９ｎの基板とはＰウエル
ライン１１７４に接続されている。インバータ回路１１
０３のＮＭＯＳ１１０３ｎの基板とインバータ回路１１
０７のＮＭＯＳ１１０７ｎの基板とはＰウエルライン１
１７５に接続されている。
【０１０５】ＰＭＯＳ１１８０のソース電極はＶｃｃ電
源に接続され、ドレイン電極はＮウエルライン１１７３
に接続され、ゲート電極はイコライズ制御信号ＡＣＴ１
の入力ノードに接続されている。ＰＭＯＳ１１８１のソ
ース電極はＶｃｃ電源に接続され、ドレイン電極はＮウ
エルライン１１７２に接続され、ゲート電極はイコライ
ズ制御信号ＡＣＴ２の入力ノードに接続されている。Ｎ
ＭＯＳ１１８２のソース電極は接地電位Ｖｓｓに接続さ
れ、ドレイン電極はＰウエルライン１１７５に接続さ
れ、ゲート電極はイコライズ制御信号ＡＣＴ２の入力ノ
ードに接続されている。ＮＭＯＳ１１８３のソース電極
は接地電位Ｖｓｓに接続され、ドレイン電極はＰウエル
ライン１１７４に接続され、ゲート電極はイコライズ制
御信号ＡＣＴ１の入力ノードに接続されている。ＮＭＯ
Ｓ１１７０のソース電極はＰウエルライン１１７５に接
続され、ドレイン電極はＮウエルライン１１７３に接続
され、ゲート電極はイコライズ制御信号ＡＣＴ１の入力
ノードに接続されている。ＮＭＯＳ１１７１のソース電
極はＰウエルライン１１７４に接続され、ドレイン電極
はＮウエルライン１１７２に接続され、ゲート電極はイ
コライズ制御信号ＡＣＴ２の入力ノードに接続されてい
る。
源に接続され、ドレイン電極はＮウエルライン１１７３
に接続され、ゲート電極はイコライズ制御信号ＡＣＴ１
の入力ノードに接続されている。ＰＭＯＳ１１８１のソ
ース電極はＶｃｃ電源に接続され、ドレイン電極はＮウ
エルライン１１７２に接続され、ゲート電極はイコライ
ズ制御信号ＡＣＴ２の入力ノードに接続されている。Ｎ
ＭＯＳ１１８２のソース電極は接地電位Ｖｓｓに接続さ
れ、ドレイン電極はＰウエルライン１１７５に接続さ
れ、ゲート電極はイコライズ制御信号ＡＣＴ２の入力ノ
ードに接続されている。ＮＭＯＳ１１８３のソース電極
は接地電位Ｖｓｓに接続され、ドレイン電極はＰウエル
ライン１１７４に接続され、ゲート電極はイコライズ制
御信号ＡＣＴ１の入力ノードに接続されている。ＮＭＯ
Ｓ１１７０のソース電極はＰウエルライン１１７５に接
続され、ドレイン電極はＮウエルライン１１７３に接続
され、ゲート電極はイコライズ制御信号ＡＣＴ１の入力
ノードに接続されている。ＮＭＯＳ１１７１のソース電
極はＰウエルライン１１７４に接続され、ドレイン電極
はＮウエルライン１１７２に接続され、ゲート電極はイ
コライズ制御信号ＡＣＴ２の入力ノードに接続されてい
る。
【０１０６】ＮＭＯＳ１１０１ースはｎ，１１０３ｎ，
１１０５ｎ，１１０７ｎ，１１０９ｎとＰＭＯＳ１１０
１ｐ，１１０３ｐ，１１０５ｐ，１１０７ｐ，１１０９
ｐとが図２，４に示されたトリプルウエル構造で形成さ
れている場合、Ｎウエルライン１１７２，１１７３は各
ＰＭＯＳに含まれているＮウエル２０５、Ｐウエルライ
ン１１７４，１１７５は各ＮＭＯＳに含まれているＰウ
エル２０６を接続している導電層である。
１１０５ｎ，１１０７ｎ，１１０９ｎとＰＭＯＳ１１０
１ｐ，１１０３ｐ，１１０５ｐ，１１０７ｐ，１１０９
ｐとが図２，４に示されたトリプルウエル構造で形成さ
れている場合、Ｎウエルライン１１７２，１１７３は各
ＰＭＯＳに含まれているＮウエル２０５、Ｐウエルライ
ン１１７４，１１７５は各ＮＭＯＳに含まれているＰウ
エル２０６を接続している導電層である。
【０１０７】図５に示されたＳＯＩ構造で形成されてい
る場合は、Ｎウエルライン１１７２，１１７３はＮ型活
性領域５０５を、Ｎウエルライン１１７４，１１７５は
Ｐ型活性領域５０６を接続している導電層である。
る場合は、Ｎウエルライン１１７２，１１７３はＮ型活
性領域５０５を、Ｎウエルライン１１７４，１１７５は
Ｐ型活性領域５０６を接続している導電層である。
【０１０８】図１４は図１１のＣＭＯＳ回路１１００の
動作を説明するためのタイミングチャートであり、
（ａ）はイコライズ制御信号ＡＣＴ１，ＡＣＴ２のモー
ドを、（ｂ）はＮウエルライン１１７３およびＰウエル
ライン１１７５の電位の変化を、（ｃ）はＮウエルライ
ン１１７２およびＰウエルライン１１７４の電位の変化
を、（ｄ）はインバータ１への入力信号のモードを示す
タイミングチャートである。
動作を説明するためのタイミングチャートであり、
（ａ）はイコライズ制御信号ＡＣＴ１，ＡＣＴ２のモー
ドを、（ｂ）はＮウエルライン１１７３およびＰウエル
ライン１１７５の電位の変化を、（ｃ）はＮウエルライ
ン１１７２およびＰウエルライン１１７４の電位の変化
を、（ｄ）はインバータ１への入力信号のモードを示す
タイミングチャートである。
【０１０９】図１４のタイミングチャートを参照して図
１３のＣＭＯＳ回路１１００の動作を説明する。
１３のＣＭＯＳ回路１１００の動作を説明する。
【０１１０】まず、インバータ回路１１０１への入力信
号が“Ｈ”でスタンバイ状態である場合を考える。
号が“Ｈ”でスタンバイ状態である場合を考える。
【０１１１】ＮＭＯＳ１１７１はオンしＮウエルライン
１１７２とＰウエルライン１１７４とがイコライズレベ
ルＶｅｑになる。また、ＮＭＯＳ１１７５はオフし、Ｎ
ＭＯＳ１１７１はオンしているので、Ｎウエルライン１
１７３がＶｃｃレベル、Ｐウエル等１１７５がＶｓｓ
（＝０［Ｖ］）レベルになる。したがって、インバータ
回路１１０１の入力が“Ｈ”でオンしているＰＭＯＳ１
１０３ｐ，１１０７ｐのＮウエル２０５とＮＭＯＳ１１
０１ｎ，１１０５ｎ，１１０９ｎのＰウエル２０６とが
Ｖｅｑレベルに、オフしているＰＭＯＳ１１０１ｐ，１
１０５ｐ，１１０９ｐのＮウエル２０５がＶｃｃレベル
に、オフしているＮＭＯＳ１１０３ｎ，１１０７ｎのＰ
ウエル２０６がＶｓｓレベルになる。その結果、オフし
ているＭＯＳトランジスタのしきい値電圧がオンしてい
るＭＯＳトランジスタのしきい値電圧より大きくなるの
で、オフしているＭＯＳトランジスタを介したＶｃｃ−
Ｖｓｓ間のリーク電流を抑えることができる。
１１７２とＰウエルライン１１７４とがイコライズレベ
ルＶｅｑになる。また、ＮＭＯＳ１１７５はオフし、Ｎ
ＭＯＳ１１７１はオンしているので、Ｎウエルライン１
１７３がＶｃｃレベル、Ｐウエル等１１７５がＶｓｓ
（＝０［Ｖ］）レベルになる。したがって、インバータ
回路１１０１の入力が“Ｈ”でオンしているＰＭＯＳ１
１０３ｐ，１１０７ｐのＮウエル２０５とＮＭＯＳ１１
０１ｎ，１１０５ｎ，１１０９ｎのＰウエル２０６とが
Ｖｅｑレベルに、オフしているＰＭＯＳ１１０１ｐ，１
１０５ｐ，１１０９ｐのＮウエル２０５がＶｃｃレベル
に、オフしているＮＭＯＳ１１０３ｎ，１１０７ｎのＰ
ウエル２０６がＶｓｓレベルになる。その結果、オフし
ているＭＯＳトランジスタのしきい値電圧がオンしてい
るＭＯＳトランジスタのしきい値電圧より大きくなるの
で、オフしているＭＯＳトランジスタを介したＶｃｃ−
Ｖｓｓ間のリーク電流を抑えることができる。
【０１１２】以上が、イコライズ制御信号ＡＣＴ１が
“Ｌ”でイコライズ制御信号ＡＣＴ２が“Ｈ”である時
刻ｔ0 までの動作である。次に時刻ｔ1 にインバータ回
路１１０１への入力が“Ｈ”から“Ｌ”に遷移したとき
に高速出力を実現するため、時刻ｔ1 の前の時刻ｔ0 に
イコライズ制御信号ＡＣＴ１を“Ｌ”から“Ｈ”に、イ
コライズ制御信号ＡＣＴ２を“Ｈ”から“Ｌ”にする。
このときＮＭＯＳ１１７０はオンすることによりＮウエ
ルライン１１７３とＰウエルライン１１７５とがイコラ
イズされてＶｅｑレベルに、ＮＭＯＳ１１７１がオフす
ることによりＮウエルライン１１７２がＶｅｑレベルか
らＰウエルライン１１７４がＶｃｃレベルからともにＶ
ｓｓ（＝０［Ｖ］）レベルになる。したがって、ウエル
はＰウエルライン１１７３またはＰウエルライン１１７
５に接続されている側のＭＯＳトランジスタのしきい値
電圧が小さくなり、ウエルがＮウエルライン１１７２ま
たはＰウエルライン１１７４に接続されている側のＮＭ
ＯＳトランジスタのしきい値電圧が大きくなる。ここ
で、時刻ｔ1 にインバータ回路１１０１への入力が
“Ｈ”から“Ｌ”に遷移すると、オフからオンに遷移す
るＮＭＯＳトランジスタのしきい値電圧が小さくなって
いるので、高速にＮＭＯＳトランジスタがオンして高速
出力を示現することができる。一方、オンからオフに遷
移するＭＯＳトランジスタのしきい値電圧は大きくなっ
ているので、出力が確定してからのリーク電流が抑えら
れる。
“Ｌ”でイコライズ制御信号ＡＣＴ２が“Ｈ”である時
刻ｔ0 までの動作である。次に時刻ｔ1 にインバータ回
路１１０１への入力が“Ｈ”から“Ｌ”に遷移したとき
に高速出力を実現するため、時刻ｔ1 の前の時刻ｔ0 に
イコライズ制御信号ＡＣＴ１を“Ｌ”から“Ｈ”に、イ
コライズ制御信号ＡＣＴ２を“Ｈ”から“Ｌ”にする。
このときＮＭＯＳ１１７０はオンすることによりＮウエ
ルライン１１７３とＰウエルライン１１７５とがイコラ
イズされてＶｅｑレベルに、ＮＭＯＳ１１７１がオフす
ることによりＮウエルライン１１７２がＶｅｑレベルか
らＰウエルライン１１７４がＶｃｃレベルからともにＶ
ｓｓ（＝０［Ｖ］）レベルになる。したがって、ウエル
はＰウエルライン１１７３またはＰウエルライン１１７
５に接続されている側のＭＯＳトランジスタのしきい値
電圧が小さくなり、ウエルがＮウエルライン１１７２ま
たはＰウエルライン１１７４に接続されている側のＮＭ
ＯＳトランジスタのしきい値電圧が大きくなる。ここ
で、時刻ｔ1 にインバータ回路１１０１への入力が
“Ｈ”から“Ｌ”に遷移すると、オフからオンに遷移す
るＮＭＯＳトランジスタのしきい値電圧が小さくなって
いるので、高速にＮＭＯＳトランジスタがオンして高速
出力を示現することができる。一方、オンからオフに遷
移するＭＯＳトランジスタのしきい値電圧は大きくなっ
ているので、出力が確定してからのリーク電流が抑えら
れる。
【０１１３】インバータ回路１１０１の入力が“Ｌ”か
ら“Ｈ”になるときは、前述の場合と同様に、遷移前の
時刻ｔ2 にイコライズ制御信号ＡＣＴ１を“Ｌ”に、イ
コライズ制御信号ＡＣＴ２を“Ｈ”にすることにより、
ＮＭＯＳ１１７０をオフしてＮウエルライン１１７３が
Ｖｃｃレベル、Ｐウエルライン１１７５がＶｓｓレベル
に、ＮＭＯＳ１１７１がオンしたＮウエルライン１１７
２とＰウエルライン１１７４とがイコライズされてＶｅ
ｑレベルになってから時刻ｔ3 にインバータ回路１１０
１への入力を遷移させることで、高速出力を実現し、か
つ出力確定後のリーク電流を抑えることができる。しか
も、Ｎウエルライン１１７２，１１７３およびＰウエル
ライン１１７４，１１７５に供給される電位Ｖｃｃ，Ｖ
ｓｓを有効に利用してＮＭＯＳトランジスタのしきい値
電圧を変化させることができるので、消費電力を低減す
ることも可能となる。
ら“Ｈ”になるときは、前述の場合と同様に、遷移前の
時刻ｔ2 にイコライズ制御信号ＡＣＴ１を“Ｌ”に、イ
コライズ制御信号ＡＣＴ２を“Ｈ”にすることにより、
ＮＭＯＳ１１７０をオフしてＮウエルライン１１７３が
Ｖｃｃレベル、Ｐウエルライン１１７５がＶｓｓレベル
に、ＮＭＯＳ１１７１がオンしたＮウエルライン１１７
２とＰウエルライン１１７４とがイコライズされてＶｅ
ｑレベルになってから時刻ｔ3 にインバータ回路１１０
１への入力を遷移させることで、高速出力を実現し、か
つ出力確定後のリーク電流を抑えることができる。しか
も、Ｎウエルライン１１７２，１１７３およびＰウエル
ライン１１７４，１１７５に供給される電位Ｖｃｃ，Ｖ
ｓｓを有効に利用してＮＭＯＳトランジスタのしきい値
電圧を変化させることができるので、消費電力を低減す
ることも可能となる。
【０１１４】図１３のＣＭＯＳ回路１１００において
は、Ｎウエルライン１１７２，１１７３およびＰウエル
ライン１１７４，１１７５に接続されている各ウエルの
寄生容量の大きさが異なる場合は、第３実施例に示した
ようにダミートランジスタやキャパシタンスを用いてＮ
ウエルラインおよびＰウエルラインの寄生容量を調整す
るか、または、ＶｅｑレベルをＶｃｃ／２電源から別途
供給することによりイコライズレベルＶｅｑをＶｅｑ＝
Ｖｃｃ／２とし、ＰＭＯＳとＮＭＯＳについてバックバ
イアスＶｂｓの変化分を同一にして、しきい値電圧の変
動をほぼ等しくなるように調整することができる。
は、Ｎウエルライン１１７２，１１７３およびＰウエル
ライン１１７４，１１７５に接続されている各ウエルの
寄生容量の大きさが異なる場合は、第３実施例に示した
ようにダミートランジスタやキャパシタンスを用いてＮ
ウエルラインおよびＰウエルラインの寄生容量を調整す
るか、または、ＶｅｑレベルをＶｃｃ／２電源から別途
供給することによりイコライズレベルＶｅｑをＶｅｑ＝
Ｖｃｃ／２とし、ＰＭＯＳとＮＭＯＳについてバックバ
イアスＶｂｓの変化分を同一にして、しきい値電圧の変
動をほぼ等しくなるように調整することができる。
【０１１５】したがって、ＰＭＯＳとＮＭＯＳの動作速
度はほぼ等しくなり、装置全体として、安定した速度で
動作することが可能となる。
度はほぼ等しくなり、装置全体として、安定した速度で
動作することが可能となる。
【０１１６】図１３のインバータ回路の数は一例であ
り、５個に限定されるものではない。
り、５個に限定されるものではない。
【０１１７】
【発明の効果】請求項１に係る半導体装置においては、
ＰチャネルＭＯＳトランジスタがスタンバイ状態である
ときＰチャネルＭＯＳトランジスタの基板にＰチャネル
ＭＯＳトランジスタのソース電極の電位を基準にした０
または正の電位が供給され、ＰチャネルＭＯＳトランジ
スタがアクティブ状態であるときＰチャネルＭＯＳトラ
ンジスタの基板にＰチャネルＭＯＳトランジスタのソー
ス電極の電位を基準にして絶対値がビルトインポテンシ
ャル以下の負の電位が供給され、ＮチャネルＭＯＳトラ
ンジスタがスタンバイ状態であるときＮチャネルＭＯＳ
トランジスタの基板にＮチャネルＭＯＳトランジスタの
ソース電極の電位を基準にした０または負の電位が供給
され、ＮチャネルＭＯＳトランジスタがアクティブ状態
であるときＮチャネルＭＯＳトランジスタの基板にＮチ
ャネルＭＯＳトランジスタのソース電極の電位を基準に
して絶対値がビルトインポテンシャル以下の正の電位が
供給されるので、ＰチャネルＭＯＳトランジスタおよび
ＮチャネルＭＯＳトランジスタは、それぞれスタンバイ
状態のときにはしきい値電圧が高くなり、サブスレッシ
ョルド電流からなるリーク電流が減少する。また、ソー
ス−基板間に順方向バイアスがかかるため空乏層の広が
りが小さくなる。したがって、この半導体装置が微細化
されることにより短チャネル効果が顕著に現われてもリ
ーク電流が増加することはない。アクティブ状態のとき
にはソース−基板間にはその絶対値がビルトインポテン
シャル以下のバイアスがかかるにすぎないためソース−
基板間にわずかな電流しか流れず、動作にほとんど影響
を与えることなくしきい値電圧がスタンバイ状態のとき
と比較してより低くなる。
ＰチャネルＭＯＳトランジスタがスタンバイ状態である
ときＰチャネルＭＯＳトランジスタの基板にＰチャネル
ＭＯＳトランジスタのソース電極の電位を基準にした０
または正の電位が供給され、ＰチャネルＭＯＳトランジ
スタがアクティブ状態であるときＰチャネルＭＯＳトラ
ンジスタの基板にＰチャネルＭＯＳトランジスタのソー
ス電極の電位を基準にして絶対値がビルトインポテンシ
ャル以下の負の電位が供給され、ＮチャネルＭＯＳトラ
ンジスタがスタンバイ状態であるときＮチャネルＭＯＳ
トランジスタの基板にＮチャネルＭＯＳトランジスタの
ソース電極の電位を基準にした０または負の電位が供給
され、ＮチャネルＭＯＳトランジスタがアクティブ状態
であるときＮチャネルＭＯＳトランジスタの基板にＮチ
ャネルＭＯＳトランジスタのソース電極の電位を基準に
して絶対値がビルトインポテンシャル以下の正の電位が
供給されるので、ＰチャネルＭＯＳトランジスタおよび
ＮチャネルＭＯＳトランジスタは、それぞれスタンバイ
状態のときにはしきい値電圧が高くなり、サブスレッシ
ョルド電流からなるリーク電流が減少する。また、ソー
ス−基板間に順方向バイアスがかかるため空乏層の広が
りが小さくなる。したがって、この半導体装置が微細化
されることにより短チャネル効果が顕著に現われてもリ
ーク電流が増加することはない。アクティブ状態のとき
にはソース−基板間にはその絶対値がビルトインポテン
シャル以下のバイアスがかかるにすぎないためソース−
基板間にわずかな電流しか流れず、動作にほとんど影響
を与えることなくしきい値電圧がスタンバイ状態のとき
と比較してより低くなる。
【０１１８】その結果、スタンバイ状態で、しきい値電
圧が高く、かつ、短チャネル効果によるリーク電流がよ
り少なく消費電力の低減が可能であり、アクティブ状態
で、しきい値電圧がより低く、低電源電圧で高速動作が
可能な半導体装置を提供することができる。
圧が高く、かつ、短チャネル効果によるリーク電流がよ
り少なく消費電力の低減が可能であり、アクティブ状態
で、しきい値電圧がより低く、低電源電圧で高速動作が
可能な半導体装置を提供することができる。
【０１１９】請求項２の半導体装置においては、Ｐチャ
ネルＭＯＳトランジスタがスタンバイ状態であるときＰ
チャネルＭＯＳトランジスタの基板にＰチャネルＭＯＳ
トランジスタのソース電極の電位を基準にして０または
正の電位が供給され、ＮチャネルＭＯＳトランジスタが
スタンバイ状態であるときＮチャネルＭＯＳトランジス
タの基板にＮチャネルＭＯＳトランジスタのソース電極
の電位を基準にして０または負の電位が供給され、Ｐチ
ャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジ
スタとがアクティブ状態のときＰチャネルＭＯＳトラン
ジスタの基板とＮチャネルＭＯＳトランジスタの基板と
が短絡されるので、ＰチャネルＭＯＳトランジスタとＮ
チャネルＭＯＳトランジスタとがアクティブ状態のと
き、ＰチャネルＭＯＳトランジスタの基板とＮチャネル
ＭＯＳトランジスタの基板とが、ＰチャネルＭＯＳトラ
ンジスタのスタンバイ状態のときの基板の電圧とＮチャ
ネルＭＯＳトランジスタのスタンバイ状態のときの基板
の電圧との中間の電圧となる。したがって、Ｐチャネル
ＭＯＳトランジスタおよびＮチャネルＭＯＳトランジス
タは、それぞれスタンバイ状態のときにはしきい値電圧
が高くなり、サブスレッショルド電流からなるリーク電
流が減少する。また、ソース−基板間に順方向バイアス
がかかるため空乏層の広がりが小さくなる。したがっ
て、この半導体装置が微細化されることにより短チャネ
ル効果が顕著に現われてもリーク電流が増加することは
ない。アクティブ状態のときにはしきい値電圧がスタン
バイ状態のときと比較してより低くなる。
ネルＭＯＳトランジスタがスタンバイ状態であるときＰ
チャネルＭＯＳトランジスタの基板にＰチャネルＭＯＳ
トランジスタのソース電極の電位を基準にして０または
正の電位が供給され、ＮチャネルＭＯＳトランジスタが
スタンバイ状態であるときＮチャネルＭＯＳトランジス
タの基板にＮチャネルＭＯＳトランジスタのソース電極
の電位を基準にして０または負の電位が供給され、Ｐチ
ャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジ
スタとがアクティブ状態のときＰチャネルＭＯＳトラン
ジスタの基板とＮチャネルＭＯＳトランジスタの基板と
が短絡されるので、ＰチャネルＭＯＳトランジスタとＮ
チャネルＭＯＳトランジスタとがアクティブ状態のと
き、ＰチャネルＭＯＳトランジスタの基板とＮチャネル
ＭＯＳトランジスタの基板とが、ＰチャネルＭＯＳトラ
ンジスタのスタンバイ状態のときの基板の電圧とＮチャ
ネルＭＯＳトランジスタのスタンバイ状態のときの基板
の電圧との中間の電圧となる。したがって、Ｐチャネル
ＭＯＳトランジスタおよびＮチャネルＭＯＳトランジス
タは、それぞれスタンバイ状態のときにはしきい値電圧
が高くなり、サブスレッショルド電流からなるリーク電
流が減少する。また、ソース−基板間に順方向バイアス
がかかるため空乏層の広がりが小さくなる。したがっ
て、この半導体装置が微細化されることにより短チャネ
ル効果が顕著に現われてもリーク電流が増加することは
ない。アクティブ状態のときにはしきい値電圧がスタン
バイ状態のときと比較してより低くなる。
【０１２０】その結果、スタンバイ状態でしきい値電圧
が高く、かつ、短チャネル効果によるリーク電流がより
少なく消費電力の低減が可能であり、アクティブ状態で
しきい値電圧がより低く、低電源電圧で高速動作が可能
な半導体装置を提供することができる。しかも、スタン
バイ状態のときに供給されていたＰチャネルＭＯＳトラ
ンジスタの基板およびＮチャネルＭＯＳトランジスタの
基板の電圧を有効に利用して、スタンバイ状態とアクテ
ィブ状態との遷移時に消費される消費電力を低減するこ
とが可能である。
が高く、かつ、短チャネル効果によるリーク電流がより
少なく消費電力の低減が可能であり、アクティブ状態で
しきい値電圧がより低く、低電源電圧で高速動作が可能
な半導体装置を提供することができる。しかも、スタン
バイ状態のときに供給されていたＰチャネルＭＯＳトラ
ンジスタの基板およびＮチャネルＭＯＳトランジスタの
基板の電圧を有効に利用して、スタンバイ状態とアクテ
ィブ状態との遷移時に消費される消費電力を低減するこ
とが可能である。
【０１２１】請求項３の半導体装置においては、請求項
２の効果に加えて、ＰチャネルＭＯＳトランジスタの基
板とＮチャネルＭＯＳトランジスタの基板とを短絡する
ときＰチャネルＭＯＳトランジスタの基板とＮチャネル
ＭＯＳトランジスタの基板とにスタンバイ状態のときの
ＰチャネルＭＯＳトランジスタの基板の電位とＮチャネ
ルＭＯＳトランジスタの基板の電位との中間の電位が供
給されるので、ＰチャネルＭＯＳトランジスタの基板と
ＮチャネルＭＯＳトランジスタの基板の寄生容量の大き
さが異なっていても、アクティブ状態のとき各基板の電
位はスタンバイ状態のときの各基板の電位の中間の供給
された同電位となり、ＰチャネルＭＯＳトランジスタと
ＮチャネルＭＯＳトランジスタとについて、スタンバイ
状態とアクティブ状態とでのしきい値電圧の変動を小さ
くし、容易にそのバランスを調整することができる。
２の効果に加えて、ＰチャネルＭＯＳトランジスタの基
板とＮチャネルＭＯＳトランジスタの基板とを短絡する
ときＰチャネルＭＯＳトランジスタの基板とＮチャネル
ＭＯＳトランジスタの基板とにスタンバイ状態のときの
ＰチャネルＭＯＳトランジスタの基板の電位とＮチャネ
ルＭＯＳトランジスタの基板の電位との中間の電位が供
給されるので、ＰチャネルＭＯＳトランジスタの基板と
ＮチャネルＭＯＳトランジスタの基板の寄生容量の大き
さが異なっていても、アクティブ状態のとき各基板の電
位はスタンバイ状態のときの各基板の電位の中間の供給
された同電位となり、ＰチャネルＭＯＳトランジスタと
ＮチャネルＭＯＳトランジスタとについて、スタンバイ
状態とアクティブ状態とでのしきい値電圧の変動を小さ
くし、容易にそのバランスを調整することができる。
【０１２２】その結果、安定した速度で動作することが
可能な半導体装置を提供することができる。
可能な半導体装置を提供することができる。
【０１２３】請求項４に係る半導体装置においては、Ｐ
チャネルＭＯＳトランジスタがスタンバイ状態であると
きＰチャネルＭＯＳトランジスタの基板にＰチャネルＭ
ＯＳトランジスタのソース電極の電位を基準にして０ま
たは正の電位が供給され、ＮチャネルＭＯＳトランジス
タがスタンバイ状態であるときＮチャネルＭＯＳトラン
ジスタの基板にＮチャネルＭＯＳトランジスタのソース
電極の電位を基準にして０または負の電位が供給され、
ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトラ
ンジスタとがアクティブ状態であるときＰチャネルＭＯ
Ｓトランジスタの基板とＮチャネルＭＯＳトランジスタ
の基板とにスタンバイ状態のときのＰチャネルＭＯＳト
ランジスタの基板の電位とスタンバイ状態のときのＮチ
ャネルＭＯＳトランジスタの基板の電位との中間の電位
が供給されるので、ＰチャネルＭＯＳトランジスタの基
板とＮチャネルＭＯＳトランジスタの基板との寄生容量
が異なっていても、アクティブ状態のとき各基板の電位
はスタンバイ状態のときの各基板の電位の中間の供給さ
れた同電位となり、ＰチャネルＭＯＳトランジスタおよ
びＮチャネルＭＯＳトランジスタは、それぞれスタンバ
イ状態のときにはしきい値電圧が高くなり、サブスレッ
ショルド電流からなるリーク電流が減少する。また、ソ
ース−基板間に順方向バイアスがかかるため空乏層の広
がりが小さくなる。したがって、この半導体装置が微細
化されることにより短チャネル効果が顕著に現われても
リーク電流が増加することはない。アクティブ状態のと
きにはしきい値電圧がスタンバイ状態のときと比較して
より低くなる。
チャネルＭＯＳトランジスタがスタンバイ状態であると
きＰチャネルＭＯＳトランジスタの基板にＰチャネルＭ
ＯＳトランジスタのソース電極の電位を基準にして０ま
たは正の電位が供給され、ＮチャネルＭＯＳトランジス
タがスタンバイ状態であるときＮチャネルＭＯＳトラン
ジスタの基板にＮチャネルＭＯＳトランジスタのソース
電極の電位を基準にして０または負の電位が供給され、
ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトラ
ンジスタとがアクティブ状態であるときＰチャネルＭＯ
Ｓトランジスタの基板とＮチャネルＭＯＳトランジスタ
の基板とにスタンバイ状態のときのＰチャネルＭＯＳト
ランジスタの基板の電位とスタンバイ状態のときのＮチ
ャネルＭＯＳトランジスタの基板の電位との中間の電位
が供給されるので、ＰチャネルＭＯＳトランジスタの基
板とＮチャネルＭＯＳトランジスタの基板との寄生容量
が異なっていても、アクティブ状態のとき各基板の電位
はスタンバイ状態のときの各基板の電位の中間の供給さ
れた同電位となり、ＰチャネルＭＯＳトランジスタおよ
びＮチャネルＭＯＳトランジスタは、それぞれスタンバ
イ状態のときにはしきい値電圧が高くなり、サブスレッ
ショルド電流からなるリーク電流が減少する。また、ソ
ース−基板間に順方向バイアスがかかるため空乏層の広
がりが小さくなる。したがって、この半導体装置が微細
化されることにより短チャネル効果が顕著に現われても
リーク電流が増加することはない。アクティブ状態のと
きにはしきい値電圧がスタンバイ状態のときと比較して
より低くなる。
【０１２４】また、ＰチャネルＭＯＳトランジスタとＮ
チャネルＭＯＳトランジスタとについて、スタンバイ状
態とアクティブ状態とでのしきい値電圧の変動を小さく
し、容易にそのバランスを調整することができる。
チャネルＭＯＳトランジスタとについて、スタンバイ状
態とアクティブ状態とでのしきい値電圧の変動を小さく
し、容易にそのバランスを調整することができる。
【０１２５】その結果、スタンバイ状態でしきい値電圧
が高く、かつ、短チャネル効果によるリーク電流がより
少なく消費電力の低減が可能であり、アクティブ状態で
しきい値電圧がより低く、低電源電圧で高速動作が可能
で、しかも安定した速度で動作することが可能な半導体
装置を提供することができる。
が高く、かつ、短チャネル効果によるリーク電流がより
少なく消費電力の低減が可能であり、アクティブ状態で
しきい値電圧がより低く、低電源電圧で高速動作が可能
で、しかも安定した速度で動作することが可能な半導体
装置を提供することができる。
【０１２６】請求項５に係る半導体装置においては、請
求項２または３の効果に加えて、短絡されるＰチャネル
ＭＯＳトランジスタの基板の寄生容量とＮチャネルＭＯ
Ｓトランジスタの基板の寄生容量とが等しくなるように
調整されるので、短絡時に各基板に供給される電位はス
タンバイ状態のときのＰチャネルＭＯＳトランジスタの
基板およびＮチャネルＭＯＳトランジスタの基板の電位
のちょうど中間の電位に近い電位となり、ＰチャネルＭ
ＯＳトランジスタとＮチャネルＭＯＳトランジスタとに
ついて、スタンバイ状態とアクティブ状態とでのしきい
値電圧の変動をほぼ等しくすることができる。
求項２または３の効果に加えて、短絡されるＰチャネル
ＭＯＳトランジスタの基板の寄生容量とＮチャネルＭＯ
Ｓトランジスタの基板の寄生容量とが等しくなるように
調整されるので、短絡時に各基板に供給される電位はス
タンバイ状態のときのＰチャネルＭＯＳトランジスタの
基板およびＮチャネルＭＯＳトランジスタの基板の電位
のちょうど中間の電位に近い電位となり、ＰチャネルＭ
ＯＳトランジスタとＮチャネルＭＯＳトランジスタとに
ついて、スタンバイ状態とアクティブ状態とでのしきい
値電圧の変動をほぼ等しくすることができる。
【０１２７】その結果、より安定した速度で動作するこ
とが可能な半導体装置を提供することができる。
とが可能な半導体装置を提供することができる。
【０１２８】請求項６の半導体装置においては、第１の
外部信号により、第１の回路の電源電位が与えられた第
１のＮウエルと第１の回路の接地電位が与えられた第１
のＰウエルとがイコライズされ、第２の外部信号により
第１の回路の第１のＮウエルと第２の回路の電源電位が
与えられた第２のＮウエルとがイコライズされ、第３の
外部信号により第１の回路の第１のＰウエルと第２の回
路の接地電位が与えられた第２のＰウエルとがイコライ
ズされるので、もし、第１のＮウエル、第１のＰウエ
ル、第２のＮウエル、および第２のＰウエルの寄生容量
がほぼ等しければ、第１の外部信号により、第１のＮウ
エルと第１のＰウエルとにおいてソース−基板間の電位
が電源電位のほぼ１／２の電位となり、第２の外部信号
により、第１のＮウエルと第２のＮウエルとにおいてソ
ース−基板間の電位が電源電位のほぼ３／４の電位とな
り、第３の外部信号により、第１のＰウエルと第２のＰ
ウエルとにおいてソース−基板間の電位が電源電位のほ
ぼ１／４の電位となって、アクティブ状態でソースと基
板との間のｐ−ｎ接合部における順方向バイアスが電源
電位のほぼ１／４の電位となる。
外部信号により、第１の回路の電源電位が与えられた第
１のＮウエルと第１の回路の接地電位が与えられた第１
のＰウエルとがイコライズされ、第２の外部信号により
第１の回路の第１のＮウエルと第２の回路の電源電位が
与えられた第２のＮウエルとがイコライズされ、第３の
外部信号により第１の回路の第１のＰウエルと第２の回
路の接地電位が与えられた第２のＰウエルとがイコライ
ズされるので、もし、第１のＮウエル、第１のＰウエ
ル、第２のＮウエル、および第２のＰウエルの寄生容量
がほぼ等しければ、第１の外部信号により、第１のＮウ
エルと第１のＰウエルとにおいてソース−基板間の電位
が電源電位のほぼ１／２の電位となり、第２の外部信号
により、第１のＮウエルと第２のＮウエルとにおいてソ
ース−基板間の電位が電源電位のほぼ３／４の電位とな
り、第３の外部信号により、第１のＰウエルと第２のＰ
ウエルとにおいてソース−基板間の電位が電源電位のほ
ぼ１／４の電位となって、アクティブ状態でソースと基
板との間のｐ−ｎ接合部における順方向バイアスが電源
電位のほぼ１／４の電位となる。
【０１２９】その結果、スタンバイ状態ではしきい値電
圧が高く、かつ、短チャネル効果によるリーク電流がよ
り少なく消費電力の低減が可能であり、アクティブ状態
ではしきい値電圧がより低く高速動作が可能な半導体装
置を提供することができる。
圧が高く、かつ、短チャネル効果によるリーク電流がよ
り少なく消費電力の低減が可能であり、アクティブ状態
ではしきい値電圧がより低く高速動作が可能な半導体装
置を提供することができる。
【０１３０】請求項７の半導体装置においては、Ｐチャ
ネルＭＯＳトランジスタがオフであるときＰチャネルＭ
ＯＳトランジスタの基板にＰチャネルＭＯＳトランジス
タのソース電極の電位を基準にして０または正の電位が
供給され、ＰチャネルＭＯＳトランジスタがオンである
ときＰチャネルＭＯＳトランジスタの基板にＰチャネル
ＭＯＳトランジスタのソース電極の電位を基準にして負
の電位が供給され、ＮチャネルＭＯＳトランジスタがス
タンバイ状態であるときＮチャネルＭＯＳトランジスタ
の基板にＮチャネルＭＯＳトランジスタのソース電極の
電位を基準にして０または負の電位が供給され、Ｎチャ
ネルＭＯＳトランジスタがアクティブ状態であるときＮ
チャネルＭＯＳトランジスタの基板にＮチャネルＭＯＳ
トランジスタのソース電極の電位を基準にして正の電位
が供給されるので、ＰチャネルＭＯＳトランジスタおよ
びＮチャネルＭＯＳトランジスタは、それぞれオフのと
きにはしきい値電圧が高くなり、サブスレッショルド電
流からなるリーク電流が減少する。また、ソース−基板
間に順方向バイアスがかかるため空乏層の広がりが小さ
くなる。したがって、この半導体装置が微細化されるこ
とにより短チャネル効果が顕著に現われてもリーク電流
が増加することはない。オンのときにはしきい値電圧が
オフのときと比較してより低くなる。
ネルＭＯＳトランジスタがオフであるときＰチャネルＭ
ＯＳトランジスタの基板にＰチャネルＭＯＳトランジス
タのソース電極の電位を基準にして０または正の電位が
供給され、ＰチャネルＭＯＳトランジスタがオンである
ときＰチャネルＭＯＳトランジスタの基板にＰチャネル
ＭＯＳトランジスタのソース電極の電位を基準にして負
の電位が供給され、ＮチャネルＭＯＳトランジスタがス
タンバイ状態であるときＮチャネルＭＯＳトランジスタ
の基板にＮチャネルＭＯＳトランジスタのソース電極の
電位を基準にして０または負の電位が供給され、Ｎチャ
ネルＭＯＳトランジスタがアクティブ状態であるときＮ
チャネルＭＯＳトランジスタの基板にＮチャネルＭＯＳ
トランジスタのソース電極の電位を基準にして正の電位
が供給されるので、ＰチャネルＭＯＳトランジスタおよ
びＮチャネルＭＯＳトランジスタは、それぞれオフのと
きにはしきい値電圧が高くなり、サブスレッショルド電
流からなるリーク電流が減少する。また、ソース−基板
間に順方向バイアスがかかるため空乏層の広がりが小さ
くなる。したがって、この半導体装置が微細化されるこ
とにより短チャネル効果が顕著に現われてもリーク電流
が増加することはない。オンのときにはしきい値電圧が
オフのときと比較してより低くなる。
【０１３１】その結果、オフのときにはしきい値電圧が
高く、かつ、短チャネル効果によるリーク電流がより少
なく消費電力の低減が可能であり、オンのときにはしき
い値電圧がより低く低電源電圧で高速動作が可能な半導
体装置を提供することができる。
高く、かつ、短チャネル効果によるリーク電流がより少
なく消費電力の低減が可能であり、オンのときにはしき
い値電圧がより低く低電源電圧で高速動作が可能な半導
体装置を提供することができる。
【０１３２】請求項８に係る半導体装置においては、第
１のＰチャネルＭＯＳトランジスタがオフとなるとき第
１のＰチャネルＭＯＳトランジスタの基板に第１のＰチ
ャネルＭＯＳトランジスタのソース電極の電位を基準に
して０または正の電位が供給され、第２のＰチャネルＭ
ＯＳトランジスタがオフとなるとき第２のＰチャネルＭ
ＯＳトランジスタの基板に第２のＰチャネルＭＯＳトラ
ンジスタのソース電極の電位を基準にして０または正の
電位が供給され、第２のＰチャネルＭＯＳトランジスタ
がオフとなるとき第２のＰチャネルＭＯＳトランジスタ
の基板に第２のＰチャネルＭＯＳトランジスタのソース
電極の電位を基準にして０または正の電位が供給され、
第１のＮチャネルＭＯＳトランジスタがオフとなるとき
第１のＮチャネルＭＯＳトランジスタの基板に第１のＮ
チャネルＭＯＳトランジスタのソース電極の電位を基準
にして０または負の電位が供給され、第２のＮチャネル
ＭＯＳトランジスタがオフとなるとき第２のＮチャネル
ＭＯＳトランジスタの基板に第２のＮチャネルＭＯＳト
ランジスタのソース電極の電位を基準にして０または負
の電位が供給され、第２のＰチャネルＭＯＳトランジス
タおよび第１のＮチャネルＭＯＳトランジスタがオンに
なるとき第２のＰチャネルＭＯＳトランジスタの基板と
第１のＮチャネルＭＯＳトランジスタの基板とが短絡さ
れ、第１のＰＭＯＳおよび第２のＮチャネルＭＯＳトラ
ンジスタがオンになるとき第１のＰチャネルＭＯＳトラ
ンジスタの基板と第２のＮチャネルＭＯＳトランジスタ
の器バントが短絡されるので、ＰチャネルＭＯＳトラン
ジスタとＮチャネルＭＯＳトランジスタとがオンのとき
ＰチャネルＭＯＳトランジスタの基板とＮチャネルＭＯ
Ｓトランジスタの基板とがＰチャネルＭＯＳトランジス
タのオフのときの基板の電位とＮチャネルＭＯＳトラン
ジスタのオフのときの基板の電位との中間の電位とな
る。そして、ＰチャネルＭＯＳトランジスタおよびＮチ
ャネルＭＯＳトランジスタは、それぞれオフのときには
しきい値電圧が高くなり、サブスレッショルド電流から
なるリーク電流が減少する。また、ソース−基板間に順
方向バイアスがかかるため空乏層の広がりが小さくな
る。したがって、この半導体装置が微細化されることに
より短チャネル効果が顕著に現われてもリーク電流が増
加することはない。オンのときにはしきい値電圧がスタ
ンバイ状態のときと比較してより低くなる。
１のＰチャネルＭＯＳトランジスタがオフとなるとき第
１のＰチャネルＭＯＳトランジスタの基板に第１のＰチ
ャネルＭＯＳトランジスタのソース電極の電位を基準に
して０または正の電位が供給され、第２のＰチャネルＭ
ＯＳトランジスタがオフとなるとき第２のＰチャネルＭ
ＯＳトランジスタの基板に第２のＰチャネルＭＯＳトラ
ンジスタのソース電極の電位を基準にして０または正の
電位が供給され、第２のＰチャネルＭＯＳトランジスタ
がオフとなるとき第２のＰチャネルＭＯＳトランジスタ
の基板に第２のＰチャネルＭＯＳトランジスタのソース
電極の電位を基準にして０または正の電位が供給され、
第１のＮチャネルＭＯＳトランジスタがオフとなるとき
第１のＮチャネルＭＯＳトランジスタの基板に第１のＮ
チャネルＭＯＳトランジスタのソース電極の電位を基準
にして０または負の電位が供給され、第２のＮチャネル
ＭＯＳトランジスタがオフとなるとき第２のＮチャネル
ＭＯＳトランジスタの基板に第２のＮチャネルＭＯＳト
ランジスタのソース電極の電位を基準にして０または負
の電位が供給され、第２のＰチャネルＭＯＳトランジス
タおよび第１のＮチャネルＭＯＳトランジスタがオンに
なるとき第２のＰチャネルＭＯＳトランジスタの基板と
第１のＮチャネルＭＯＳトランジスタの基板とが短絡さ
れ、第１のＰＭＯＳおよび第２のＮチャネルＭＯＳトラ
ンジスタがオンになるとき第１のＰチャネルＭＯＳトラ
ンジスタの基板と第２のＮチャネルＭＯＳトランジスタ
の器バントが短絡されるので、ＰチャネルＭＯＳトラン
ジスタとＮチャネルＭＯＳトランジスタとがオンのとき
ＰチャネルＭＯＳトランジスタの基板とＮチャネルＭＯ
Ｓトランジスタの基板とがＰチャネルＭＯＳトランジス
タのオフのときの基板の電位とＮチャネルＭＯＳトラン
ジスタのオフのときの基板の電位との中間の電位とな
る。そして、ＰチャネルＭＯＳトランジスタおよびＮチ
ャネルＭＯＳトランジスタは、それぞれオフのときには
しきい値電圧が高くなり、サブスレッショルド電流から
なるリーク電流が減少する。また、ソース−基板間に順
方向バイアスがかかるため空乏層の広がりが小さくな
る。したがって、この半導体装置が微細化されることに
より短チャネル効果が顕著に現われてもリーク電流が増
加することはない。オンのときにはしきい値電圧がスタ
ンバイ状態のときと比較してより低くなる。
【０１３３】その結果、オフのときにはしきい値電圧が
高く、かつ、短チャネル効果によるリーク電流がより少
なく消費電力の低減が可能であり、オンのときにはしき
い値電圧がより低く低電源電圧で高速動作が可能は半導
体装置を提供することができる。しかも、オフのときに
供給されていたＰチャネルＭＯＳトランジスタの基板お
よびＮチャネルＭＯＳトランジスタの基板の電圧を有効
に利用してオンとオフとの遷移時に消費される消費電力
を低減することができる。
高く、かつ、短チャネル効果によるリーク電流がより少
なく消費電力の低減が可能であり、オンのときにはしき
い値電圧がより低く低電源電圧で高速動作が可能は半導
体装置を提供することができる。しかも、オフのときに
供給されていたＰチャネルＭＯＳトランジスタの基板お
よびＮチャネルＭＯＳトランジスタの基板の電圧を有効
に利用してオンとオフとの遷移時に消費される消費電力
を低減することができる。
【０１３４】請求項９に係る半導体装置においては、請
求項８の効果に加えて、第２のＰチャネルＭＯＳトラン
ジスタの基板と第１のＮチャネルＭＯＳトランジスタの
基板とが短絡されるとき第２のＰチャネルＭＯＳトラン
ジスタの基板の電位と第１のＮチャネルＭＯＳトランジ
スタの基板とにオフのときの第２のＰチャネルＭＯＳト
ランジスタの基板の電位とオフのときの第１のＮチャネ
ルＭＯＳトランジスタの基板の電位との中間の電位が供
給され、第１のＰチャネルＭＯＳトランジスタの基板と
第２のＮチャネルＭＯＳトランジスタの基板とが短絡さ
れるとき第１のＰチャネルＭＯＳトランジスタの基板と
第２のＮチャネルＭＯＳトランジスタの基板とにオフの
ときの第１のＰチャネルＭＯＳトランジスタの基板の電
位とオフのときの第２のＮチャネルＭＯＳトランジスタ
の基板の電位との中間の電位が供給されるので、Ｐチャ
ネルＭＯＳトランジスタの基板の寄生容量とＮチャネル
ＭＯＳトランジスタの基板の寄生容量とが異なっていて
も、オンのとき各基板の電位はオフのときの各基板の電
位の中間の同電位となり、ＰチャネルＭＯＳトランジス
タとＮチャネルＭＯＳトランジスタとについて、オフの
ときとオンのときとのしきい値電圧の変動を小さくし、
そのバランスを調整することができる。
求項８の効果に加えて、第２のＰチャネルＭＯＳトラン
ジスタの基板と第１のＮチャネルＭＯＳトランジスタの
基板とが短絡されるとき第２のＰチャネルＭＯＳトラン
ジスタの基板の電位と第１のＮチャネルＭＯＳトランジ
スタの基板とにオフのときの第２のＰチャネルＭＯＳト
ランジスタの基板の電位とオフのときの第１のＮチャネ
ルＭＯＳトランジスタの基板の電位との中間の電位が供
給され、第１のＰチャネルＭＯＳトランジスタの基板と
第２のＮチャネルＭＯＳトランジスタの基板とが短絡さ
れるとき第１のＰチャネルＭＯＳトランジスタの基板と
第２のＮチャネルＭＯＳトランジスタの基板とにオフの
ときの第１のＰチャネルＭＯＳトランジスタの基板の電
位とオフのときの第２のＮチャネルＭＯＳトランジスタ
の基板の電位との中間の電位が供給されるので、Ｐチャ
ネルＭＯＳトランジスタの基板の寄生容量とＮチャネル
ＭＯＳトランジスタの基板の寄生容量とが異なっていて
も、オンのとき各基板の電位はオフのときの各基板の電
位の中間の同電位となり、ＰチャネルＭＯＳトランジス
タとＮチャネルＭＯＳトランジスタとについて、オフの
ときとオンのときとのしきい値電圧の変動を小さくし、
そのバランスを調整することができる。
【０１３５】その結果、安定した速度で動作することが
可能な半導体装置を提供することができる。
可能な半導体装置を提供することができる。
【０１３６】請求項１０の半導体装置においては、請求
項８または９の効果に加えて、短絡されるＰチャネルＭ
ＯＳトランジスタの基板の寄生容量とＮチャネルＭＯＳ
トランジスタの基板の寄生容量とが等しくなるように調
整されるので、短絡時に各基板に供給される電位はオフ
のときのＰチャネルＭＯＳトランジスタの基板およびＮ
チャネルＭＯＳトランジスタの基板の電位のちょうど中
間の電位に近い電位となり、ＰチャネルＭＯＳトランジ
スタとＮチャネルＭＯＳトランジスタについて、オフの
ときとオンのときとのしきい値電圧の変動のほぼ等しく
することができる。
項８または９の効果に加えて、短絡されるＰチャネルＭ
ＯＳトランジスタの基板の寄生容量とＮチャネルＭＯＳ
トランジスタの基板の寄生容量とが等しくなるように調
整されるので、短絡時に各基板に供給される電位はオフ
のときのＰチャネルＭＯＳトランジスタの基板およびＮ
チャネルＭＯＳトランジスタの基板の電位のちょうど中
間の電位に近い電位となり、ＰチャネルＭＯＳトランジ
スタとＮチャネルＭＯＳトランジスタについて、オフの
ときとオンのときとのしきい値電圧の変動のほぼ等しく
することができる。
【０１３７】その結果、より安定した速度で動作するこ
とが可能な半導体装置を提供することができる。
とが可能な半導体装置を提供することができる。
【０１３８】請求項１０の半導体装置においては、請求
項５または１０の効果に加えて、ダミートランジスタに
より寄生容量が調整される。
項５または１０の効果に加えて、ダミートランジスタに
より寄生容量が調整される。
【０１３９】したがって、比較的容易に寄生容量の調整
が可能となる。
が可能となる。
【図１】 本発明の半導体装置による第１実施例のＣＭ
ＯＳ回路１００を示す図である。
ＯＳ回路１００を示す図である。
【図２】 図１のＣＭＯＳ回路１００の断面構造を示す
図である。
図である。
【図３】 ｐ−ｎ接合における電流Ｉ−電圧Ｖ特性を示
す図である。
す図である。
【図４】 本発明の半導体装置による第２実施例のＮ型
基板上に形成されたＣＭＯＳ回路１００′の断面構造を
示す図である。
基板上に形成されたＣＭＯＳ回路１００′の断面構造を
示す図である。
【図５】 本発明の半導体装置による第３実施例のＳＯ
Ｉ基板上に形成されたＣＭＯＳ回路１００″の断面構造
を示す図である。
Ｉ基板上に形成されたＣＭＯＳ回路１００″の断面構造
を示す図である。
【図６】 本発明の半導体装置による第４実施例のＣＭ
ＯＳ回路６００を示す図である。
ＯＳ回路６００を示す図である。
【図７】 図６のＣＭＯＳ回路６００の動作を説明する
ためのタイミングチャートである。
ためのタイミングチャートである。
【図８】 本発明の半導体装置による第５実施例のＣＭ
ＯＳ回路８００を示す図である。
ＯＳ回路８００を示す図である。
【図９】 本発明の半導体装置による第８実施例のＣＭ
ＯＳ回路の図である。
ＯＳ回路の図である。
【図１０】 本発明の半導体装置による第７実施例のＣ
ＭＯＳ回路１０００の図である。
ＭＯＳ回路１０００の図である。
【図１１】 本発明の半導体装置による第８実施例のＣ
ＭＯＳ回路１２００の図である。
ＭＯＳ回路１２００の図である。
【図１２】 図１１のＣＭＯＳ回路１２００の動作を説
明するためのタイミングチャートである。
明するためのタイミングチャートである。
【図１３】 本発明の半導体装置による第９実施例のＣ
ＭＯＳ回路１１００の図である。
ＭＯＳ回路１１００の図である。
【図１４】 図１１のＣＭＯＳ回路１１００の動作を説
明するためのタイミングチャートである。
明するためのタイミングチャートである。
【図１５】 従来の特開平５−１０８１９４１に記載さ
れた低消費電力型半導体集積回路の実施例を示す図であ
る。
れた低消費電力型半導体集積回路の実施例を示す図であ
る。
１００，１００′，１００″ ＣＭＯＳ回路（インバー
タ回路）、６００，８００，９００，１０００，１１０
０，１２００ ＣＭＯＳ回路、１２１０，１２１１ 回
路、１０１，１０１′，１０１″，１０１ａ，１０１
ｂ，６４０，９０１ｐ，９０３ｐ，９０５ｐ，９０７
ｐ，９０９ｐ，９８０，９８１ ＰＭＯＳ、１０３，１
０３′，１０３″，１０３ａ，１０３ｂ，６４１，６４
２，８５０，１０４３，１０４４，１１０１ｎ，１１０
３ｎ，１１０５ｎ，１１０７ｎ，１１０９ｎ，１１８
２，１１８３，２００５，２００７ ＮＭＯＳ、２０
３，２００６，２００８，２００９，２０１０，２０１
１ Ｐ型基板、２０４ ボトム Ｎウエル、２０５ Ｎ
ウエル、２０６，２０７ Ｐウエル、２０８，２１１
ソース電極、２０９，２１１ ドレイン電極、２１２，
２１３ ゲート電極、２１５ｎ+ 領域、２１７ ｐ+ 領
域、４０３ Ｎ型基板、４０４ ボトム Ｐウエル、５
０５ Ｎ型活性領域、５０６ Ｐ型活性領域、６４３，
１１７２，１１７３Ｎウエルライン、６４４，１１７
４，１１７５ Ｐウエルライン、９５１，９５２ キャ
パシタンス、ＷＥＱ，ＷＥＱ１，ＷＥＱ２ イコライズ
制御信号、ＡＣＴ１，ＡＣＴ２ 制御信号、ＰＲＥ プ
リチャージ信号、５０３ 基板、５０４ ＳｉＯ2 、５
３８，５３９ ゲート酸化膜。
タ回路）、６００，８００，９００，１０００，１１０
０，１２００ ＣＭＯＳ回路、１２１０，１２１１ 回
路、１０１，１０１′，１０１″，１０１ａ，１０１
ｂ，６４０，９０１ｐ，９０３ｐ，９０５ｐ，９０７
ｐ，９０９ｐ，９８０，９８１ ＰＭＯＳ、１０３，１
０３′，１０３″，１０３ａ，１０３ｂ，６４１，６４
２，８５０，１０４３，１０４４，１１０１ｎ，１１０
３ｎ，１１０５ｎ，１１０７ｎ，１１０９ｎ，１１８
２，１１８３，２００５，２００７ ＮＭＯＳ、２０
３，２００６，２００８，２００９，２０１０，２０１
１ Ｐ型基板、２０４ ボトム Ｎウエル、２０５ Ｎ
ウエル、２０６，２０７ Ｐウエル、２０８，２１１
ソース電極、２０９，２１１ ドレイン電極、２１２，
２１３ ゲート電極、２１５ｎ+ 領域、２１７ ｐ+ 領
域、４０３ Ｎ型基板、４０４ ボトム Ｐウエル、５
０５ Ｎ型活性領域、５０６ Ｐ型活性領域、６４３，
１１７２，１１７３Ｎウエルライン、６４４，１１７
４，１１７５ Ｐウエルライン、９５１，９５２ キャ
パシタンス、ＷＥＱ，ＷＥＱ１，ＷＥＱ２ イコライズ
制御信号、ＡＣＴ１，ＡＣＴ２ 制御信号、ＰＲＥ プ
リチャージ信号、５０３ 基板、５０４ ＳｉＯ2 、５
３８，５３９ ゲート酸化膜。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成８年６月１２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】
【従来の技術】近年、消費電力の低減や素子の微細化に
よる素子耐圧の低下のため、電源電圧の低電圧化が必要
となっている。しかし、低電圧ではしきい値電圧が無視
できなくなるためＭＯＳトランジスタの動作速度が遅く
なり、これを防止するのにアクティブ状態でのしきい値
電圧の低下が図られている。しきい値電圧を低下させる
とスタンバイ状態でのＭＯＳトランジスタのサブスレッ
ショルド電流によるリーク電流の増加につながるという
問題点があるが、特開平５−１０８１９４号では、それ
を解消すべく、アクティブ状態では低電源電圧でも高速
な動作が可能であり、かつ、スタンバイ状態ではリーク
電流による消費電力が少ない情報処理装置を提供するこ
とを目的とした低消費電力型半導体集積回路が示されて
いる。
よる素子耐圧の低下のため、電源電圧の低電圧化が必要
となっている。しかし、低電圧ではしきい値電圧が無視
できなくなるためＭＯＳトランジスタの動作速度が遅く
なり、これを防止するのにアクティブ状態でのしきい値
電圧の低下が図られている。しきい値電圧を低下させる
とスタンバイ状態でのＭＯＳトランジスタのサブスレッ
ショルド電流によるリーク電流の増加につながるという
問題点があるが、特開平５−１０８１９４号では、それ
を解消すべく、アクティブ状態では低電源電圧でも高速
な動作が可能であり、かつ、スタンバイ状態ではリーク
電流による消費電力が少ない情報処理装置を提供するこ
とを目的とした低消費電力型半導体集積回路が示されて
いる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】図１５は、従来の特開平５−１０８１９４
号に記載された低消費電力型半導体集積回路の実施例を
示す図である。
号に記載された低消費電力型半導体集積回路の実施例を
示す図である。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００６８
【補正方法】変更
【補正内容】
【００６８】図６においては、ＰＭＯＳ１０１ａ，１０
１ｂおよびＮＭＯＳ１０３ａ，１０３ｂで構成された複
数個のインバータ回路の場合を示したが、その他、ＮＡ
ＮＤ，ＮＯＲゲートなどのＣＭＯＳ回路に適用すること
ができる。また、ＭＯＳトランジスタ１個当たりＮウエ
ル２０５，Ｐウエル２０６が独立して存在する場合だけ
でなく、複数個のＮＭＯＳトランジスタが同一のＮウエ
ル２０５，Ｐウエル２０６上に存在する場合にもこの第
２実施例を適用することができる。この第４実施例のＣ
ＭＯＳ回路６００は図２（ａ），（ｂ）および図４に示
されるようにバルクの半導体基板だけでなく、図５に示
されるようにＳＯＩ基板上に形成されていてもよい。
１ｂおよびＮＭＯＳ１０３ａ，１０３ｂで構成された複
数個のインバータ回路の場合を示したが、その他、ＮＡ
ＮＤ，ＮＯＲゲートなどのＣＭＯＳ回路に適用すること
ができる。また、ＭＯＳトランジスタ１個当たりＮウエ
ル２０５，Ｐウエル２０６が独立して存在する場合だけ
でなく、複数個のＮＭＯＳトランジスタが同一のＮウエ
ル２０５，Ｐウエル２０６上に存在する場合にもこの第
２実施例を適用することができる。この第４実施例のＣ
ＭＯＳ回路６００は図２（ａ），（ｂ）および図４に示
されるようにバルクの半導体基板だけでなく、図５に示
されるようにＳＯＩ基板上に形成されていてもよい。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００７４
【補正方法】変更
【補正内容】
【００７４】ＰＭＯＳ１０１のＮウエル２０５の寄生容
量Ｃ１がＮＭＯＳ１０３のＰウエル２０６の寄生容量Ｃ
２より大きい場合、図８のようにダミーのＮＭＯＳ８５
０のソース電極をインバータ１００の出力ノードに接続
し、ドレイン電極を接地電位Ｖｓｓに接続し、ゲート電
極をＶｃｃ電源に接続し、基板をＰウエルライン６４４
に接続することで、Ｎウエル２０５に接続されているＮ
ウエル６４３とＰウエル２０６に接続されているＰウエ
ルライン６４４の寄生容量とを等しくすることができ
る。Ｎウエル２０５の寄生容量Ｃ１のほうがＰウエル２
０６の寄生容量Ｃ２より小さい場合は、ダミーのＰＭＯ
Ｓのソース電極をＶｃｃ電源に接続し、ドレイン電極を
インバータ回路１００の出力ノードに接続し、ゲート電
極を接地電位Ｖｓｓに接続し、基板をＮウエルライン６
４３に接続することで、Ｎウエルライン６４３の寄生容
量とＰウエルライン６４４の寄生容量とを等しくするこ
とができる。この第５実施例のＣＭＯＳ回路８００は図
２（ａ），（ｂ）および図４に示されるようにバルクの
半導体基板だけでなく、図５に示されるようにＳＯＩ基
板上に形成されていてもよい。
量Ｃ１がＮＭＯＳ１０３のＰウエル２０６の寄生容量Ｃ
２より大きい場合、図８のようにダミーのＮＭＯＳ８５
０のソース電極をインバータ１００の出力ノードに接続
し、ドレイン電極を接地電位Ｖｓｓに接続し、ゲート電
極をＶｃｃ電源に接続し、基板をＰウエルライン６４４
に接続することで、Ｎウエル２０５に接続されているＮ
ウエル６４３とＰウエル２０６に接続されているＰウエ
ルライン６４４の寄生容量とを等しくすることができ
る。Ｎウエル２０５の寄生容量Ｃ１のほうがＰウエル２
０６の寄生容量Ｃ２より小さい場合は、ダミーのＰＭＯ
Ｓのソース電極をＶｃｃ電源に接続し、ドレイン電極を
インバータ回路１００の出力ノードに接続し、ゲート電
極を接地電位Ｖｓｓに接続し、基板をＮウエルライン６
４３に接続することで、Ｎウエルライン６４３の寄生容
量とＰウエルライン６４４の寄生容量とを等しくするこ
とができる。この第５実施例のＣＭＯＳ回路８００は図
２（ａ），（ｂ）および図４に示されるようにバルクの
半導体基板だけでなく、図５に示されるようにＳＯＩ基
板上に形成されていてもよい。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００８０
【補正方法】変更
【補正内容】
【００８０】図８および図９に示したようにダミーのＭ
ＯＳトランジスタやキャパシタンスを接続する以外に
も、ＶｅｑレベルをＶｃｃ／２電源から別途供給するこ
とによりＮウエルライン６４３の寄生容量とＰウエルラ
イン６４４の寄生容量とを等しくすることもできる。あ
るいは、これらを組合せて使用し、寄生容量を等しくし
てもよい。この第６実施例のＣＭＯＳ回路９００は図２
（ａ），（ｂ）および図４に示されるようにバルクの半
導体基板だけでなく、図５に示されるようにＳＯＩ基板
上に形成されていてもよい。
ＯＳトランジスタやキャパシタンスを接続する以外に
も、ＶｅｑレベルをＶｃｃ／２電源から別途供給するこ
とによりＮウエルライン６４３の寄生容量とＰウエルラ
イン６４４の寄生容量とを等しくすることもできる。あ
るいは、これらを組合せて使用し、寄生容量を等しくし
てもよい。この第６実施例のＣＭＯＳ回路９００は図２
（ａ），（ｂ）および図４に示されるようにバルクの半
導体基板だけでなく、図５に示されるようにＳＯＩ基板
上に形成されていてもよい。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００８５
【補正方法】変更
【補正内容】
【００８５】これにより、第１，２実施例と同様の効果
に加えて、ＣＭＯＳ回路においてＮＭＯＳとＰＭＯＳの
動作速度がほぼ等しくなり、安定した速度で動作する。
この第７実施例のＣＭＯＳ回路１０００は図２（ａ），
（ｂ）および図４に示されるようにバルクの半導体基板
だけでなく、図５に示されるようにＳＯＩ基板上に形成
されていてもよい。
に加えて、ＣＭＯＳ回路においてＮＭＯＳとＰＭＯＳの
動作速度がほぼ等しくなり、安定した速度で動作する。
この第７実施例のＣＭＯＳ回路１０００は図２（ａ），
（ｂ）および図４に示されるようにバルクの半導体基板
だけでなく、図５に示されるようにＳＯＩ基板上に形成
されていてもよい。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】０１１６
【補正方法】変更
【補正内容】
【０１１６】図１３のインバータ回路の数は一例であ
り、５個に限定されるものではない。この第９実施例の
ＣＭＯＳ回路１１００は図２（ａ），（ｂ）および図４
に示されるようにバルクの半導体基板だけでなく、図５
に示されるようにＳＯＩ基板上に形成されていてもよ
い。
り、５個に限定されるものではない。この第９実施例の
ＣＭＯＳ回路１１００は図２（ａ），（ｂ）および図４
に示されるようにバルクの半導体基板だけでなく、図５
に示されるようにＳＯＩ基板上に形成されていてもよ
い。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】図１５
【補正方法】変更
【補正内容】
【図１５】 従来の特開平５−１０８１９４号に記載さ
れた低消費電力型半導体集積回路の実施例を示す図であ
る。
れた低消費電力型半導体集積回路の実施例を示す図であ
る。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0175 19/0948
Claims (11)
- 【請求項１】 スタンバイ状態とアクティブ状態とを有
するＰチャネルＭＯＳトランジスタと、 スタンバイ状態とアクティブ状態とを有するＮチャネル
ＭＯＳトランジスタと、 前記ＰチャネルＭＯＳトランジスタがスタンバイ状態で
あるとき、前記ＰチャネルＭＯＳトランジスタの基板に
前記ＰチャネルＭＯＳトランジスタのソース電極の電位
を基準にして０または正の電位を供給する第１の電位供
給手段と、 前記ＰチャネルＭＯＳトランジスタがアクティブ状態で
あるとき、前記ＰチャネルＭＯＳトランジスタの基板に
前記ＰチャネルＭＯＳトランジスタのソース電極の電位
を基準にして絶対値がビルトインポテンシャル以下の負
の電位を供給する第２の電位供給手段と、 前記ＮチャネルＭＯＳトランジスタがスタンバイ状態で
あるとき、前記ＮチャネルＭＯＳトランジスタの基板に
前記ＮチャネルＭＯＳトランジスタのソース電極の電位
を基準にて０または負の電位を供給する第３の電位供給
手段と、 前記ＮチャネルＭＯＳトランジスタがアクティブ状態で
あるとき、前記ＮチャネルＭＯＳトランジスタの基板に
前記ＮチャネルＭＯＳトランジスタのソース電極の電位
を基準にして絶対値がビルトインポテンシャル以下の正
の電位を供給する第４の電位供給手段とを含む半導体装
置。 - 【請求項２】 スタンバイ状態とアクティブ状態とを有
するＰチャネルＭＯＳトランジスタと、 スタンバイ状態とアクティブ状態とを有するＮチャネル
ＭＯＳトランジスタと、 前記ＰチャネルＭＯＳトランジスタがスタンバイ状態で
あるとき、前記ＰチャネルＭＯＳトランジスタの基板に
前記ＰチャネルＭＯＳトランジスタのソース電極の電位
を基準にして０または正の電位を供給する第１の電位供
給手段と、 前記ＮチャネルＭＯＳトランジスタがスタンバイ状態で
あるとき、前記ＮチャネルＭＯＳトランジスタの基板に
前記ＮチャネルＭＯＳトランジスタのソース電極の電位
を基準にして０または負の電位を供給する第２の電位供
給手段と、 前記ＰチャネルＭＯＳトランジスタおよび前記Ｎチャネ
ルＭＯＳトランジスタとがアクティブ状態のとき、前記
ＰチャネルＭＯＳトランジスタの基板と前記Ｎチャネル
ＭＯＳトランジスタの基板とを短絡する短絡手段とを含
む半導体装置。 - 【請求項３】 前記短絡手段が前記ＰチャネルＭＯＳト
ランジスタの基板と前記ＮチャネルＭＯＳトランジスタ
の基板とを短絡するとき、前記ＰチャネルＭＯＳトラン
ジスタの基板と前記ＮチャネルＭＯＳトランジスタの基
板とに、前記スタンバイ状態のときの前記ＰチャネルＭ
ＯＳトランジスタの基板の電位と前記スタンバイ状態の
ときの前記ＮチャネルＭＯＳトランジスタの基板の電位
との中間の電位を供給する第３の電位供給手段をさらに
含む請求項２に記載の半導体装置。 - 【請求項４】 スタンバイ状態とアクティブ状態とを有
するＰチャネルＭＯＳトランジスタと、 スタンバイ状態とアクティブ状態とを有するＮチャネル
ＭＯＳトランジスタと、 前記ＰチャネルＭＯＳトランジスタがスタンバイ状態で
あるとき、前記ＰチャネルＭＯＳトランジスタの基板に
前記ＰチャネルＭＯＳトランジスタのソース電極の電位
を基準にして０または正の電位を供給する第１の電位供
給手段と、 前記ＮチャネルＭＯＳトランジスタがスタンバイ状態で
あるとき、前記ＮチャネルＭＯＳトランジスタの基板に
前記ＮチャネルＭＯＳトランジスタのソース電極の電位
を基準にして０または負の電位を供給する第２の電位供
給手段と、 前記ＰチャネルＭＯＳトランジスタと前記ＮチャネルＭ
ＯＳトランジスタとがアクティブ状態であるとき、前記
ＰチャネルＭＯＳトランジスタの基板と前記Ｎチャネル
ＭＯＳトランジスタの基板とに、前記スタンバイ状態の
ときの前記ＰチャネルＭＯＳトランジスタの基板の電位
と前記スタンバイ状態のときの前記ＮチャネルＭＯＳト
ランジスタの基板の電位との中間の電位を供給する第３
の電位供給手段とを含む半導体装置。 - 【請求項５】 前記短絡手段により短絡される前記Ｐチ
ャネルＭＯＳトランジスタの基板の寄生容量と前記Ｎチ
ャネルＭＯＳトランジスタの基板の寄生容量とを等しく
なるように調整する寄生容量調整手段をさらに含む請求
項２または３に記載の半導体装置。 - 【請求項６】 接地電位が与えられた第１のＰウエル上
に形成されたＮチャネルＭＯＳトランジスタと電源電位
が与えられた第１のＮウエル上に形成されたＰチャネル
ＭＯＳトランジスタとを含む第１の回路と、 接地電位が与えられた第２のＰウエル上に形成されたＮ
チャネルＭＯＳトランジスタと電源電位が与えられた第
２のＮウエル上に形成されたＰチャネルＭＯＳトランジ
スタとを含む第２の回路と、 第１の外部信号により前記第１のＮウエルと前記第１の
Ｐウエルとをイコライズする第１のイコライズ手段と、 第２の外部信号により前記第１のＮウエルと前記第２の
Ｎウエルとをイコライズする第２のイコライズ手段と、 第３の外部信号により前記第１のＰウエルと前記第２の
Ｐウエルとをイコライズする第３のイコライズ手段とを
含む半導体装置。 - 【請求項７】 入力信号に応答してオン／オフとなるＰ
チャネルＭＯＳトランジスタと、 入力信号に応答してオン／オフとなるＮチャネルＭＯＳ
トランジスタと、 前記ＰチャネルＭＯＳトランジスタがオフであるとき、
前記ＰチャネルＭＯＳトランジスタの基板に前記Ｐチャ
ネルＭＯＳトランジスタのソース電極の電位を基準にし
て０または正の電位を供給する第１の電位供給手段と、 前記ＰチャネルＭＯＳトランジスタがオンであるとき、
前記ＰチャネルＭＯＳトランジスタの基板に前記Ｐチャ
ネルＭＯＳトランジスタのソース電極の電位を基準にし
て負の電位を供給する第２の電位供給手段と、 前記ＮチャネルＭＯＳトランジスタがオフであるとき、
前記ＮチャネルＭＯＳトランジスタの基板に前記Ｎチャ
ネルＭＯＳトランジスタのソース電極の電位を基準にし
て０または負の電位を供給する第３の電位供給手段と、 前記ＮチャネルＭＯＳトランジスタがオンであるとき、
前記ＮチャネルＭＯＳトランジスタの基板に前記Ｎチャ
ネルＭＯＳトランジスタのソース電極の電位を基準にし
て正の電位を供給する第４の電位供給手段とを含む半導
体装置。 - 【請求項８】 入力信号に応答してオン／オフとなる第
１のＰチャネルＭＯＳトランジスタと、 入力信号に応答してオン／オフとなる第２のＰチャネル
ＭＯＳトランジスタと、 入力信号に応答してオン／オフとなる第１のＮチャネル
ＭＯＳトランジスタと、 入力信号に応答してオン／オフとなる第２のＮチャネル
ＭＯＳトランジスタと、 前記第１のＰチャネルＭＯＳトランジスタがオフとなる
とき、前記第１のＰチャネルＭＯＳトランジスタの基板
に前記第１のＰチャネルＭＯＳトランジスタのソース電
極の電位を基準にして０または正の電位を供給する第１
の電位供給手段と、 前記第２のＰチャネルＭＯＳトランジスタがオフとなる
とき、前記第２のＰチャネルＭＯＳトランジスタの基板
に前記第２のＰチャネルＭＯＳトランジスタのソース電
極の電位を基準にして０または正の電位を供給する第２
の電位供給手段と、 前記第１のＮチャネルＭＯＳトランジスタがオフとなる
とき、前記第１のＮチャネルＭＯＳトランジスタの基板
に前記第１のＮチャネルＭＯＳトランジスタのソース電
極の電位を基準にして０または負の電位を供給する第３
の電位供給手段と、 前記第２のＮチャネルＭＯＳトランジスタがオフとなる
とき、前記第２のＮチャネルＭＯＳトランジスタの基板
に前記第２のＮチャネルＭＯＳトランジスタのソース電
極の電位を基準にして０または負の電位を供給する第４
の電位供給手段と、 前記第２のＰチャネルＭＯＳトランジスタおよび前記第
１のＮチャネルＭＯＳトランジスタがオンになるとき前
記第２のＰチャネルＭＯＳトランジスタの基板と前記第
１のＮチャネルＭＯＳトランジスタの基板とを短絡する
第１の短絡手段と、 前記第１のＰチャネルＭＯＳトランジスタおよび前記第
２のＮチャネルＭＯＳトランジスタがオンになるとき前
記第１のＰチャネルＭＯＳトランジスタの基板と前記第
２のＮチャネルＭＯＳトランジスタの基板とを短絡する
第２の短絡手段とを含む半導体装置。 - 【請求項９】 前記第１の短絡手段が前記第２のＰチャ
ネルＭＯＳトランジスタの基板と前記第１のＮチャネル
ＭＯＳトランジスタの基板とを短絡するとき、前記第２
のＰチャネルＭＯＳトランジスタの基板と前記第１のＮ
チャネルＭＯＳトランジスタの基板とに、オフのときの
前記第２のＰチャネルＭＯＳトランジスタの基板の電位
とオフのときの前記第１のＮチャネルＭＯＳトランジス
タの基板の電位との中間の電位を供給する第３の電位供
給手段と、 前記第２の短絡手段が前記第１のＰチャネルＭＯＳトラ
ンジスタの基板と前記第２のＮチャネルＭＯＳトランジ
スタの基板とを短絡するとき、オフのときの前記第１の
ＰチャネルＭＯＳトランジスタの基板の電位とオフのと
きの前記第２のＮチャネルＭＯＳトランジスタの基板の
電位との中間の電位を供給する第４の電位供給手段とを
さらに含む請求項８に記載の半導体装置。 - 【請求項１０】 前記第１の短絡手段により短絡される
前記第１のＰチャネルＭＯＳトランジスタの基板の寄生
容量と前記第２のＮチャネルＭＯＳトランジスタの基板
の寄生容量とを等しくなるように調整する、または、前
記第２の短絡手段により短絡される前記第２のＰチャネ
ルＭＯＳトランジスタの基板の寄生容量と前記第１のＮ
チャネルＭＯＳトランジスタの基板の寄生容量とを等し
くなるように調整する寄生容量調整手段を含む請求項８
または９に記載の半導体装置。 - 【請求項１１】 前記寄生容量調整手段は、ダミートラ
ンジスタである請求項５または１０に記載の半導体装
置。
Priority Applications (4)
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|---|---|---|---|
| JP15036295A JP3641511B2 (ja) | 1995-06-16 | 1995-06-16 | 半導体装置 |
| US08/663,955 US5838047A (en) | 1995-06-16 | 1996-06-14 | CMOS substrate biasing for threshold voltage control |
| KR1019960021902A KR100220899B1 (ko) | 1995-06-16 | 1996-06-17 | 개량된 cmos형 반도체장치 |
| US09/140,315 US6373321B1 (en) | 1995-06-16 | 1998-08-26 | CMOS semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15036295A JP3641511B2 (ja) | 1995-06-16 | 1995-06-16 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH098645A true JPH098645A (ja) | 1997-01-10 |
| JP3641511B2 JP3641511B2 (ja) | 2005-04-20 |
Family
ID=15495340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15036295A Expired - Fee Related JP3641511B2 (ja) | 1995-06-16 | 1995-06-16 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5838047A (ja) |
| JP (1) | JP3641511B2 (ja) |
| KR (1) | KR100220899B1 (ja) |
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