JPS5840862A - Ｍｉｓ型半導体装置 - Google Patents
Ｍｉｓ型半導体装置Info
- Publication number
- JPS5840862A JPS5840862A JP56138822A JP13882281A JPS5840862A JP S5840862 A JPS5840862 A JP S5840862A JP 56138822 A JP56138822 A JP 56138822A JP 13882281 A JP13882281 A JP 13882281A JP S5840862 A JPS5840862 A JP S5840862A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- substrate
- interface
- oxide film
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＭＩＳ型半導体装置の改良をこ関する。
ＭＩＳ型半導体装置例えばエンハンスメント形（Ｅ型）
のＭＯ８型電界効果Ｉ・ランジスタ（以下ＭＯ８−Ｆｇ
Ｔという）としては、従来第１図に示すものが知られて
いる。即ち、図中１はｐ型半導体基板であり、この基板
１の表面には計型のソース、ドレイン領域２．３が互い
に分離して設けられている。また、これらソース、ドレ
イン価域２，３間に位置する半導体基板１の電荷通過路
（チャネル）上にはゲート酸化膜４を介してゲート電極
５が設けられている。
のＭＯ８型電界効果Ｉ・ランジスタ（以下ＭＯ８−Ｆｇ
Ｔという）としては、従来第１図に示すものが知られて
いる。即ち、図中１はｐ型半導体基板であり、この基板
１の表面には計型のソース、ドレイン領域２．３が互い
に分離して設けられている。また、これらソース、ドレ
イン価域２，３間に位置する半導体基板１の電荷通過路
（チャネル）上にはゲート酸化膜４を介してゲート電極
５が設けられている。
かかる構造のＦ〕型のＭＯＳ−ＦＥＴにおいて、ゲート
−ｒ’ｄ、 ｉｔ！５に正の電圧を印加すると、ゲート
酸化膜４の下のｐ型半導体基板１の多数キャリア（正孔
）がゲート酸化膜４と基板１の界面から内部に押しやら
れるとともに、少数キャリア（電子）がゲート酸化膜４
を介して前記界面に誘起される。ひきつづきゲート電極
５に正の電圧を印加すると、前記界面にｎ型の反転層が
形成され、ソース領域２とドレイン領域３が導通秋態と
なる。
−ｒ’ｄ、 ｉｔ！５に正の電圧を印加すると、ゲート
酸化膜４の下のｐ型半導体基板１の多数キャリア（正孔
）がゲート酸化膜４と基板１の界面から内部に押しやら
れるとともに、少数キャリア（電子）がゲート酸化膜４
を介して前記界面に誘起される。ひきつづきゲート電極
５に正の電圧を印加すると、前記界面にｎ型の反転層が
形成され、ソース領域２とドレイン領域３が導通秋態と
なる。
次に、ゲート電極５に正の電圧を印加した場合、ソース
、ドレイン領域２，３間に形成されるチャネル部での電
子、正孔の挙動について第２図に示すバンドモデル図を
用いて説明する。
、ドレイン領域２，３間に形成されるチャネル部での電
子、正孔の挙動について第２図に示すバンドモデル図を
用いて説明する。
図中、下方向（矢印）が正のポテンシャルである。ゲー
ト酸化膜５に十分に大きな正の電圧を印加すると、半導
体基板１の一部及びゲート酸化膜４に電圧がかかる。こ
のとき、前記基板′１の伝導帯の下端の電位、（ｉＩＴ
ｌ電子帯の上端の電位は夫々曲線６，７のような軌跡を
描き、基板１とゲート酸化膜４の界面近傍に存在する正
孔８・・・が基板、１の内部方向におしやられ、電子９
・・・が界面に誘起されてチャネルが形成される。そし
て、このチャネルの抵抗はゲート寛極５に印加される電
圧により適宜調節される。
ト酸化膜５に十分に大きな正の電圧を印加すると、半導
体基板１の一部及びゲート酸化膜４に電圧がかかる。こ
のとき、前記基板′１の伝導帯の下端の電位、（ｉＩＴ
ｌ電子帯の上端の電位は夫々曲線６，７のような軌跡を
描き、基板１とゲート酸化膜４の界面近傍に存在する正
孔８・・・が基板、１の内部方向におしやられ、電子９
・・・が界面に誘起されてチャネルが形成される。そし
て、このチャネルの抵抗はゲート寛極５に印加される電
圧により適宜調節される。
しかしながら、半導体基＋ｆｉ、１、ゲート酸化膜４の
界面には電子を捕えたり、放出したりする界面準位１０
． 、１０２ 、１０３・・・が多数存在してチャ
ネルに流れる電流の一部を捕えたり放出したりするため
、得られるＥ型のＭＯＳ−ＦＥＴのＶ Ｄ ８− Ｉ
Ｄ ８特性の変化等の雑音をもたらす原因となっていた
。
界面には電子を捕えたり、放出したりする界面準位１０
． 、１０２ 、１０３・・・が多数存在してチャ
ネルに流れる電流の一部を捕えたり放出したりするため
、得られるＥ型のＭＯＳ−ＦＥＴのＶ Ｄ ８− Ｉ
Ｄ ８特性の変化等の雑音をもたらす原因となっていた
。
本発明は上記事情に鑑みてなされたもので、チャネルが
形成される半導体基板とケート酸化膜との界面の一部に
尋物１層を設けることで、界面での種々の界面準位に起
因する雑音等を軽減しイ４するＭＩＳ型半導体装置を捉
供することを目的とする。
形成される半導体基板とケート酸化膜との界面の一部に
尋物１層を設けることで、界面での種々の界面準位に起
因する雑音等を軽減しイ４するＭＩＳ型半導体装置を捉
供することを目的とする。
以下、本発明を実施例に基づいて説明する。
第３図は本発明のＥ型のＭＯＳ−ｐＥＴを示す断面図で
ある。図中１１は、ｐ形シリコン基板であり、この基板
１１表面にはｎ−＋−型のソース、ドレイン領域１２．
１３が互いに分離して設けられている。すた、これらソ
ース、ドレイン領域１２．１３間に位置するシリコン基
板１１のチャネル上にはケート酸化膜１４を介してゲー
ト電極１５が設けられている。そして、チャネルを形成
するシリコン基板１）をゲート酸化膜１４、”−の界面
の一部に導電層例えばＡｌＪ５１ｅが電気的に浮遊して
設けられている。
ある。図中１１は、ｐ形シリコン基板であり、この基板
１１表面にはｎ−＋−型のソース、ドレイン領域１２．
１３が互いに分離して設けられている。すた、これらソ
ース、ドレイン領域１２．１３間に位置するシリコン基
板１１のチャネル上にはケート酸化膜１４を介してゲー
ト電極１５が設けられている。そして、チャネルを形成
するシリコン基板１）をゲート酸化膜１４、”−の界面
の一部に導電層例えばＡｌＪ５１ｅが電気的に浮遊して
設けられている。
し／ハして、−トｎＥｊ ＋紛）’ｅ４からなるＭＯＳ
−ＦＥＴは、シリコン基板１ノとゲート酸化膜１４との
９１面にｈｌ１層１６を介在させているため、ゲート軍
極１５に正の電圧を印加して動作させた場合、前記Ａ
１７５１６のイＪ、在する箇所では、第２図に示した界
面準位１０． 、１０！、 １０．・・・に起因する
電流の捕獲、放出を抑制できる。その結果、界面準位に
よるＭＯＳ−ＦＥＴのＶＤ８−ＩＤ８特性の変化等によ
る雑音をＩＩＬＩｉ減できるとともに、ゲート酸化膜ノ
４の性状による影響を回訓でき、設計の自由度を大きく
できる。また、Ａ Ａ’ 層＋１６とチ、ヤネルとの接
触部分の抵抗がほとんど０に近いので、ゲート長の長い
ＭＯＳ−ＦＥＴを製造することができ、形４ｋに自由度
がでてくるため、集積回路設計に有効的である。
−ＦＥＴは、シリコン基板１ノとゲート酸化膜１４との
９１面にｈｌ１層１６を介在させているため、ゲート軍
極１５に正の電圧を印加して動作させた場合、前記Ａ
１７５１６のイＪ、在する箇所では、第２図に示した界
面準位１０． 、１０！、 １０．・・・に起因する
電流の捕獲、放出を抑制できる。その結果、界面準位に
よるＭＯＳ−ＦＥＴのＶＤ８−ＩＤ８特性の変化等によ
る雑音をＩＩＬＩｉ減できるとともに、ゲート酸化膜ノ
４の性状による影響を回訓でき、設計の自由度を大きく
できる。また、Ａ Ａ’ 層＋１６とチ、ヤネルとの接
触部分の抵抗がほとんど０に近いので、ゲート長の長い
ＭＯＳ−ＦＥＴを製造することができ、形４ｋに自由度
がでてくるため、集積回路設計に有効的である。
なお、本発明に係るＭＩＳ型半導体装置は、上記実施例
に示す構造に限定されず、例えば第４図〜第６図に示す
構造にしてもよい。
に示す構造に限定されず、例えば第４図〜第６図に示す
構造にしてもよい。
第４図はＥ型のＭ ＯＳ −Ｆ ｒｃ Ｔの平面図、第
５図、第６図は、夫々第４図のＡ−Ａ線、１１−Ｂ線に
沿う断面図である。図中１７はｎ ｊＱｉシリコン基板
であり、この基板１７表ｎ１）に１〕十型のソース、ド
レイン領域１８．１９が互いに分離して設けられている
。才た、これらソース、ドレイン領域１８．１９間に位
置するシリコン基板１７上にはチャネルを横切るように
導’ｔ１（／？！例えばＭＯ層２０が設けられている。
５図、第６図は、夫々第４図のＡ−Ａ線、１１−Ｂ線に
沿う断面図である。図中１７はｎ ｊＱｉシリコン基板
であり、この基板１７表ｎ１）に１〕十型のソース、ド
レイン領域１８．１９が互いに分離して設けられている
。才た、これらソース、ドレイン領域１８．１９間に位
置するシリコン基板１７上にはチャネルを横切るように
導’ｔ１（／？！例えばＭＯ層２０が設けられている。
こうしたＭＯ層２０を設けることによりＭＯ層２０と基
板１２とがショットキー接触し、ＭＯ層２０に負の電圧
が印加されると、ＭＯ層２０と基板１７間にショットキ
ーバリアが形成される。このＭＯ層２０を含む基板１７
上にはゲート酸化膜１４′を介してゲート’ｉｎ’、極
１５′が設けられている。
板１２とがショットキー接触し、ＭＯ層２０に負の電圧
が印加されると、ＭＯ層２０と基板１７間にショットキ
ーバリアが形成される。このＭＯ層２０を含む基板１７
上にはゲート酸化膜１４′を介してゲート’ｉｎ’、極
１５′が設けられている。
上記構造のＭＯＳ−ＰＥＴにおいて、ゲート電極１５′
にしきい値電圧以上の負の電圧を印加すると、ソース、
ドレイン領域１８，１９間に反転層（ｐＪ響）が形成さ
れる。こうした状態で、ＭＯ層２０に負の電圧を印加す
ると共にドレイン領域ノ９に所定の負の電圧を印加する
と、ＭＯＪ曽２０と基板１７間にショットキーバリアが
形１ルされるため、ドレイン領域１９の自由電荷はＭＯ
層２０側に流れることなくソース領域１、 ｓ １ｌｔ
ｌに流れて、ＭＯＳ−ＦＥＴがＯＮ動作する。一方、ゲ
ート電極１５′にしきい値電圧以上の１１の′Ｃと庄を
印加して反転層を形成した状態で、Ｍ ｏ ｌｄ ２ｏ
に′電圧を加えず（Ｏｖ）、かつドレイン領域１９に角
の電圧を印加すると、導？１ｆｆｉ層のない部分のチャ
ネルはＯＮ状態であるがＭＯ層２０下のチャネルは０Ｆ
ＦＪ、ｉ態となりＭＯＳ−ＦＥＴはＯＩｉ’ Ｆとなる
。さらに、ＭＯＪ曹２０への負の電圧の印加の有無に関
係なくゲート′ｒ１を極１５′にしきい値電圧以上のｈ
のＴｉ圧を印加しな吋れば、当然Ｍ ＯＳ −Ｆ Ｅ
Ｔ ＩｉＯＮ Ｌ／ない。
にしきい値電圧以上の負の電圧を印加すると、ソース、
ドレイン領域１８，１９間に反転層（ｐＪ響）が形成さ
れる。こうした状態で、ＭＯ層２０に負の電圧を印加す
ると共にドレイン領域ノ９に所定の負の電圧を印加する
と、ＭＯＪ曽２０と基板１７間にショットキーバリアが
形１ルされるため、ドレイン領域１９の自由電荷はＭＯ
層２０側に流れることなくソース領域１、 ｓ １ｌｔ
ｌに流れて、ＭＯＳ−ＦＥＴがＯＮ動作する。一方、ゲ
ート電極１５′にしきい値電圧以上の１１の′Ｃと庄を
印加して反転層を形成した状態で、Ｍ ｏ ｌｄ ２ｏ
に′電圧を加えず（Ｏｖ）、かつドレイン領域１９に角
の電圧を印加すると、導？１ｆｆｉ層のない部分のチャ
ネルはＯＮ状態であるがＭＯ層２０下のチャネルは０Ｆ
ＦＪ、ｉ態となりＭＯＳ−ＦＥＴはＯＩｉ’ Ｆとなる
。さらに、ＭＯＪ曹２０への負の電圧の印加の有無に関
係なくゲート′ｒ１を極１５′にしきい値電圧以上のｈ
のＴｉ圧を印加しな吋れば、当然Ｍ ＯＳ −Ｆ Ｅ
Ｔ ＩｉＯＮ Ｌ／ない。
したがって、上記構造のＭＯＳ−Ｆ’ＥＴはゲーｌ！ｆ
ｉ１５’及びＭＯ層２０の両者共負の電圧を印加した時
にのみＯＮ動作し、その他の条件ではＯＦＦ秋態である
ため、ＡＮＤ論理回路として機能することになる。
ｉ１５’及びＭＯ層２０の両者共負の電圧を印加した時
にのみＯＮ動作し、その他の条件ではＯＦＦ秋態である
ため、ＡＮＤ論理回路として機能することになる。
本発明に係るＭＩＳ型半導体装置において、導電層と半
導体基板とをオーミック接触させるとチャネル内に電流
を注入・吸収するととが可能となり、電流の加算、減勢
ユがアナログできる。
導体基板とをオーミック接触させるとチャネル内に電流
を注入・吸収するととが可能となり、電流の加算、減勢
ユがアナログできる。
なお、上記実施例では半導体基板の材料としてシリコン
を用いたが、これに限らず、ゲルマニウム（Ｇｅ）、ガ
リウム砒素（ＧａＡｓ） 、ガリウムアンチモン（ｃａ
ｓｂ）、インジウムスズ（Ｉｎｃｈ）等の材料を用いて
もよい。
を用いたが、これに限らず、ゲルマニウム（Ｇｅ）、ガ
リウム砒素（ＧａＡｓ） 、ガリウムアンチモン（ｃａ
ｓｂ）、インジウムスズ（Ｉｎｃｈ）等の材料を用いて
もよい。
また、上記実施例では金属層としてＡ１層やＭ ０層を
用いたが、これに限らず、Ｔｉ層、ｐｉ層、ＡＬＩ膜あ
るいは高融点金属珪化物例えばモリブデンシリサ、イド
、タングステンシリサイド等を用いてもよい。
用いたが、これに限らず、Ｔｉ層、ｐｉ層、ＡＬＩ膜あ
るいは高融点金属珪化物例えばモリブデンシリサ、イド
、タングステンシリサイド等を用いてもよい。
さらに、本発明に係るＭｉｓ型半導体装置としては、」
二記笑施イケ１１の如＜ＭＯＳ型に限らず、０ＭＯ８，
ＭＮＯＳ、ＭＡＯ８等にも同様に適用できる。
二記笑施イケ１１の如＜ＭＯＳ型に限らず、０ＭＯ８，
ＭＮＯＳ、ＭＡＯ８等にも同様に適用できる。
以上詳述した如く本発明によれば、チャネルが形成され
る半導体基板と絶縁膜との界面の一部に導′ボｊ曽を設
けることによって、種々の界面準位に起因する雑音を軽
減できるとともに、論理回路のノ＾本構んになり得る等
新しい機能を備えたＭＴＳ型半導体装置を提供できるも
のであ／Ｉ。
る半導体基板と絶縁膜との界面の一部に導′ボｊ曽を設
けることによって、種々の界面準位に起因する雑音を軽
減できるとともに、論理回路のノ＾本構んになり得る等
新しい機能を備えたＭＴＳ型半導体装置を提供できるも
のであ／Ｉ。
４図面の簡単な口）？、明
第１図は従来のエンハンスメント形ＭＯ８型軍界効果ト
ランジスタのり１面図、第２図は第１図に゛赤すＭＯ８
型鮒界効果トランジスクのチャネル部のバンドモデル図
、第３図は本発明の１実施例であるエンハンスメント形
ＭＯ８型’Ｉ Ｗ−効果トランジスタの断面図、第４図
は本発明の他の冥施例を示すエンハンスメント形ＭＯ８
型電界効果トランジスタの平面図、第５図は第４図のＡ
−Ａ線に沿う断面図、第６図は第４図のＢ−Ｂ線に沿う
断面図である。
ランジスタのり１面図、第２図は第１図に゛赤すＭＯ８
型鮒界効果トランジスクのチャネル部のバンドモデル図
、第３図は本発明の１実施例であるエンハンスメント形
ＭＯ８型’Ｉ Ｗ−効果トランジスタの断面図、第４図
は本発明の他の冥施例を示すエンハンスメント形ＭＯ８
型電界効果トランジスタの平面図、第５図は第４図のＡ
−Ａ線に沿う断面図、第６図は第４図のＢ−Ｂ線に沿う
断面図である。
１１・・・ｎ型シリコン基板、１２．１８・・・ソース
領域、１３．１９・・・ドレイン領域、１４，１４１・
・・ゲート酸化）摸、１５．１５’・・・ゲート・１梶
極、１６・・・ｐ、１３層、１７・・・ｎ型シリコン基
板、２゜・・・ＭＯ層。
領域、１３．１９・・・ドレイン領域、１４，１４１・
・・ゲート酸化）摸、１５．１５’・・・ゲート・１梶
極、１６・・・ｐ、１３層、１７・・・ｎ型シリコン基
板、２゜・・・ＭＯ層。
出願人代理人 弁理士 鈴 江 武 彦第１図
電
Claims (1)
- 第１導電型の半導体基板と、この基板」二に互いに分離
、されて設けられた第２導電型のソース、ドレイン領域
と、これら領域間に位置する半導体基板の電荷通過路−
ヒに絶縁膜を介して設けられたゲート電極とからなるＭ
ＩＳ型半導体装置において、前記電荷通過路が形成され
る半導体基板と前記絶縁膜の界面の一部に導電層を設け
たことを特徴とするＭＩＳ型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56138822A JPS5840862A (ja) | 1981-09-03 | 1981-09-03 | Ｍｉｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56138822A JPS5840862A (ja) | 1981-09-03 | 1981-09-03 | Ｍｉｓ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5840862A true JPS5840862A (ja) | 1983-03-09 |
Family
ID=15231031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56138822A Pending JPS5840862A (ja) | 1981-09-03 | 1981-09-03 | Ｍｉｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5840862A (ja) |
-
1981
- 1981-09-03 JP JP56138822A patent/JPS5840862A/ja active Pending
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