JPH02330A - 電界効果トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、マイクロ波領域で動作する集積回路に適した
高速高性能な電界効果トランジスタに関する。

ＧａＡｓ等ＩＩＩ　−Ｖ化合物半導体はＳｉに比較して
より大きい電子の移動度および飽和速度を有するため高
速デバイスに適し、すてにＧａＡｓショットキゲート電
界効果トランジスタ（ＧａＡｓ　ＭＥＳＦＥＴ）はマイ
クロ波の増巾素子として広範に使用されている。一方近
年ＧａＡｓを用いた論理集積回路の研究が行われるよう
になった。

電界効果トランジスタを用いて論理集積回路を構成する
場合、回路構成の簡素化および低消費電力化のため、該
トランジスタはノーマリオフ型（ゲート電圧零でドレイ
ン電流が流れない。）である必要がある。ここでＧａＡ
ｓ　ＭＥＳＦＥＴは第１図に示すように、高抵抗基板１
１上にｎ型能動層１２を形成し、これをチャンネル層と
して、ショットキゲート１３による空乏層１４によりチ
ャンネル厚さを変化させて動作するものである。したが
ってＭＥＳＦＥＴでノーマリオフＦＥＴを実現するため
には、能動層１２の厚さを精密に制御し、ゲート電圧零
でゲート空乏層が基板界面まで伸び、チャンネルを閉じ
るようにする、すなわちピンチオフ電圧をＯｖに制御す
る必要がある。しかしながら、通常のＧａＡｓＭＥＳＦ
ＥＴにおいては能動層の有効ドナー密度が約１×１００
ｍ　１ンヨツトキ障壁の高さが０．８■でノーマリオフ
型ＦＥＴに必要な能動層の厚さは約０．１ｐｍと極めて
薄いため、かかる能動層の厚さの精密制御は非常に困難
である。しかもチャンネルは基板との界面にあるため、
特性が基板の影響を非常に受けやすい欠点がある。

一方、ノーマリオフ型ＦＥＴとしては、むしろＳｉのＦ
ＥＴでよく用いられている反転チャンネルをもつＭＩＳ
ＦＥＴ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−８ｅｍｉｃ
ｏｎｄｕｃｔｏｒ　ＦＥＴ、絶縁ゲート電界効果トラン
ジスタ）が有利である。これは第２図に示すように、高
抵抗基板２１上にｐ型層２２を形成し、ゲート絶縁膜２
３を界してゲート金属電極２４を有する構造をもつ。２
５．２６はソース、ドレイン領域のｎ層、２７．２８は
ソースおよびドレイン電極である。ここでゲート電圧零
においてはｐ型層２２と絶縁膜２３の界面にはキャリア
はほとんどなく電流は流れないが、ゲートに正の電圧を
印加すると、静電結合によって該界面でｐ型層が反転、
電子が誘起され反転型のｎチャンネルが形成されドレイ
ン電流が流れる。したがって、適当な濃度のｐ型層を形
成すること、および良好な界面特性を持つゲート絶縁膜
を形成すれば良く、しきい値電圧の制御はＭＥＳＦＥＴ
の場合よりはるかに容易となる。

しかしながら、半導体としてＧａＡｓを用いた場合には
、現在の所、Ｓｉに対するＳｉＯ２の様な良好な界面特
性を示す絶縁膜は皆無といって良く、反転型のｎチャン
ネルを形成することはほとんど不可能な状態である。ま
た、たとえ反転型のｎチャンネルを形成しえても、その
移動度はＧａＡｓバルク結晶中での値よりかなり小さく
なる恐れがあり、ＧａＡｓを使用するメリットがなくな
る。

本発明は、以上述べた様に従来技術では極めて困難であ
った、ＧａＡｓ等１１ＬＶ化合物を使用した新規な高速
ノーマリオフ型電界効果トランジスタを提供するもので
ある。

本発明の電界効果トランジスタは、高抵抗基板上にｐ型
の第１の半導体層が設けられ、該第１の半導体層上にそ
れより電子親和力の小さいｎ型の第２の半導体層が設け
られ、該第２の半導体層上にショットキ型のゲート電極
が、前記第１の半導体層上にｎチャンネルにオーム性で
あるソース電極とドレイン電極が、半導体層の面内方向
でゲート電極と離間した位置に形成され、少くともゲー
ト電極下で第２の半導体層がすべて空乏化しており、ゲ
ート電極外において、第１の半導体層上に該第１の半導
体との電子親和力差によってｎ型の第２の半導体層に生
じる空乏層の厚さと、表面準位によって生じる表面空乏
層の厚さとの和以上の厚さにｎ型半導体層を設けたこと
を特徴とする。

本発明によって、ゲート下の第２の半導体層を絶縁膜と
等価にして第１の半導体層を界面において反転させ、か
つ該界面が良好なペテロ接合であるゆえに電子の移動度
の大きく、更にソース抵抗の小さい、ｎチャンネル型の
高速、ノーマリオフＦＥＴを実現できる。以下エネルギ
ー帯図等を用いて本発明のＦＥＴの動作原理を説明し、
その効果について述べる。

第３図および第４図（ａ）は本発明のＦＥＴの動作原理
を説明するための素子構造断面図とゲート下における深
さ方向に沿った熱平衡状態でのエネルギー帯図である。

ここで３１は高抵抗基板、３２はｐ型の第１の半導体層
、３３は第１の半導体より電子親和力（真空中の自由電
子のエネルギー準位と電導帯下端のエネルギー準位の差
）の小さいｎ型の第２の半導体層、３４はゲートショッ
トキ電極、３５および３６はそれぞれｎチャンネルにオ
ーム性のソース電極およびドレイン電極で、３７．３８
はコンタクト抵抗を減するためのｎあるいはｎ領域であ
る。またＥ。、Ｅ、、Ｅｖはそれぞれ、電導帯下端、フ
ェルミレベル、価電子帯上端を示す。−力筒４図（ｂ）
は第４図（ａ）に較べて第２の半導体層３３が厚く、ゲ
ート下で完全に空乏化していない場合を示す。ここで第
４図（ａ）、（ｂ）は、第２の半導体層３３の有効ドナ
ー密度が第１の半導体層３２の有効アクセプタ密度より
かなり大きい場合である。

第１の半導体層３２と第２の半導体層３３の界面におい
て、両者の電子親和力の相違によって、電導帯に不連続
が生じ、その接触電位差によって第１の半導体層、第２
の半導体層３３中で空乏化する。ここで第２の半導体層
の有効ドナー密度が、第１の半導体層の有効アクセプタ
密度よりかなり大きい場合、第２の半導体層の空乏層内
のイオン化したドナーによる全電荷量が、第１の半導体
層の空乏層内のイオン化したアクセプタによる全電荷量
より多くなるため、第１の半導体層側に過剰電子が誘起
され、すなわちｐ型である第１の半導体層が反転し、ｎ
チャンネルが形成される。第４図（ｂ）に示したものが
この状態を表わしている。しかしながらこの状態では、
第２の半導体層中に導電層が存在するため、ショットキ
型のゲート電極の電位を変化させても、前記反転形成さ
れたｎチャンネル中の電子の数を変化させてトランジス
タ動作を行わせることはできない。またショットキ電極
のかわりにオーム性電極とすれば該ｎチャンネル中の電
子数を変化できうるが、第２の半導体の該反転チャンネ
ルに対する障壁高さが低いため許容電圧範囲が小さく、
リーク電流が大きくなって実用にはならない。なお、該
障壁高さは、電子親和力の差に依存するが、通常の良好
なヘテロ接合をなす組合せでこの差の大きいもの、例え
ば０．７ｅＶ程度のものはほとんど存在しない。−力木
発明のＦＥＴにおいては、第２の半導体層３３の厚さを
薄くして、第４図（ａ）のようにすべて空乏化させてい
る。すなわち、第２の半導体層３３中のイオン化したド
ナーによる全電荷量を制御し、平衡状態において第１の
半導体層３２の電導帯の曲がりを軽減し、反転の程度を
小さくする。したがって、第４図（ａ）のように、ゲー
ト３４の反転チャンネルに対する障壁の高い、かつ反転
チャンネル中に電子のほとんどない、すなわちノーマリ
オフ型のＦＥＴを実現できる。ここでゲートに正の電圧
を印加すれば、エネルギー帯図は第５図のようになり、
反転チャンネル中の電子数が大きく増加し、ドレイン電
流が流れる。ここでＥνよ電子の擬フエルミレベルであ
る。第２の半導体層３３が空乏化していること、および
その障壁高さがゲート電圧によって変化しないことによ
り、本発明のＦＥＴの動作は、反転チャンネル型のＭＩ
ＳＦＥＴと同様である。しかもＭＩＳＦＥＴより有利な
点はチャンネルが良好なヘテロ接合界面にできるため、
電子の移動度はバルク結晶中での値が期待できることで
ある。さらに反転チャンネルを利用するため、ＭＥＳＦ
ＥＴのように特性が基板の影響を受けるということがな
い。また本発明においては、第１の半導体層上に形成し
たソース、ドレイン電極、実効的には第３図のｎ領域３
７．３８を、ゲート電極３４と平面的に離間させて、超
高周波および超高速動作上大きな効果を上げることがで
きる。これは、ゲート電極外において、第１の半導体層
と第２の半導体層の接合の状態は、ショットキゲートに
よる空乏層がないため、第４図（ｂ）と同じく、平衡状
態ですでに第１の半導体側に反転ｎチャンネルが形成で
きるため、第２図のようなゲートとｎ領域とのオーバー
ラツプが必要ないので寄生容量の増加を起こすことなく
遮断周波数を高くできるからである。さらにこの構造は
、ゲートの耐圧の増大等、信頼性の向上の効果が太きし
かしながら、第３図に示したような、第２の半導体層３
３の厚さが−様な場合、ゲート外の第２の半導体層表面
において、表面準位による空乏層があれば、ゲート領域
外の第１の半導体界面に十分な低抵抗のｎチャンネルが
形成されない可能性がある。

特に化合物半導体では表面準位密度が大きく、表面でバ
ンドが曲がり表面空乏層ができやすい。

この表面のバリアの高さはＩＩＬＶ族化合物半導体では
、ショットキバリアと同程度になる可能性がスパイサー
ら（Ｗ、Ｅ、５ｐｉｃｅｒ　ｅｔａｌ；　Ｊ、　Ｖａｃ
、　Ｓｃｉ、　Ｔｅｃｈｎｏｌ、。

１６（５）、１９７９）により示されている。この場合
はゲート電極外でもｎチャンネルがほとんど形成されず
、ソース抵抗が極めて大きくなり、ＦＥＴの動作が困難
となる。

本発明はこの点を勘案し、第６図のように第２の半導体
層３３の厚さをゲート電極外で厚くすることを特徴とし
ている。ここでゲート電極外の第２の半導体層の厚さは
なるべく厚くするが、その最適値は、第１の半導体層界
面に低抵抗な反転ｎチャンネルを形成させるすなわち、
第４図（ｂ）での第１の半導体との界面の第２の半導体
層内に生じる空乏層の厚さに、表面準位によって生じる
空乏層の厚さを加えたものであり、このとき反転ｎチャ
ンネルのキャリアは最大限確保でき、かつ第２の半導体
層はすべて空乏化するため、ゲートリークの減少等信頼
性が高くなり、また寄生容量等による特性劣化を防ぐこ
とができる。

ソース抵抗等の寄生抵抗低減の点からは、第２の半導体
層の厚さは、以上の最適値より厚ければよい。また第２
の半導体層を厚くする代わりに、表面準位による空乏層
厚に相当する以上の厚さのｎ型半導体層を第２の半導体
層上に設けても同様に寄生抵抗が低減できる。

次に本発明の具体的な例について説明する。半絶縁性Ｇ
ａＡｓ基板上に、有効アクセプタ密度ｌＸｌ０　ａｍ　
　のｐ型ＧａＡｓを約３μｍの厚さに成長させて第１の
半導体層とする。

さらにこの上に第２の半導体として、ＧａＡｓより約０
．４ｅＶ電子親和力の小さいＧａｏ、７Ａｌ。、３Ａｓ
を用い、有効ドナー密度１×１０ｃｍ　、厚さ０．１１
ｐｍのｎ型層を形成する。ゲートとして、ｎ型Ｇａｏ、
？Ａ１ｏ、ａＡＳに対して障壁高さが０．８ｅＶ程度の
ショットキ電極を用いる。

ソースおよびドレイン電極は、Ｓｉ等のイオン注入によ
るｎ領域形成、Ａｕ−Ｇｅ等を熱処理アロイする通常の
方法で形成できる。ゲート電極外では、表面空乏層のな
い場合ＧａＡｌＡｓ層との界面ではＧａＡｓ層は反転し
、面密度、約６Ｘ１０　ｃｍ　　のｎチャンネルが形成
される。なおこのときＧａＡｌＡｓ側にできる空乏層の
厚さは約０．０６ｐｍである。一方ゲート下においては
、ショットキ接合の接触電位差による空乏層も加わり、
ＧａＡｌＡｓ層は完全に空乏化し、かつＧａＡｓの反転
の程度は小さく、過剰電子の数の少ない、第４図（ａ）
に示したノーマリオフ型ＦＥＴが形成される。このとき
ゲートから見たチャンネルに対する障壁高さは約０．９
ｅＶ、ｎチャンネルから見たゲートに対する障壁高さは
０．４ｅＶ以上となり充分な障壁高さを有する。また、
ＭＩＳＦＥＴのゲート絶縁膜と等価な空乏化したＧａＡ
ｌＡｓの厚さはＳｉのＭＩＳＦＥＴの場合と同程度な０
．１１ｐｍと薄く、大きな相互コンダクタンスが得られ
る。

以上ではゲート部外の第２の半導体層のＧａＡｌＡｓの
表面が空乏化していない場合について説明した。しかし
ながら前述したように該ＧａＡｌＡｓ表面において、表
面準位のために電導帯が曲がり、表面空乏層がＧａＡｓ
界面側の空乏層に影響を及ぼすと、ゲート部分と同じく
、反転チャンネル中の過剰電子の数を減じ、ソース抵抗
が増加する。これを防ぐためにはＧａＡｌＡｓ層の厚さ
は、表面空乏層とＧａＡｓ界面側の空乏層の厚さを加え
た値以上にする必要がある。ＧａＡｌＡｓの表面におけ
るバンドの曲がりが０．５ｅＶの場合、表面空乏層の厚
さは約０．０８ｐｍであるから、ゲート電極外のＧａＡ
ｌＡｓ層の厚さは０．１４１１ｍ以上にすれば良い。

なお、本発明のＦＥＴは、ノーマリオフ型として最適で
あるが、動作原理上ノーマリオン型としても適用できる
。

また以上では半導体としてＧａＡｓとＧａＡｌＡｓの場
合について説明したが、電子親和力の差の大きいＧａＡ
ｓとＩｎＧａＰあるいはＩｎＡｌＧａＰ、ＧａＩｎＡｓ
とＡｌＩｎＡｓ、ＧａＩｎＡｓとＩｎＰ、ＩｎＰとＡｌ
ＧａＡｓ等、他の組合せにも本発明が適用できることは
明らがである。

【図面の簡単な説明】

第１図は、従来のＧａＡｓ　ＭＥＳＦＥＴの構造を示す
素子断面図であり、１１は高抵抗基板、１２は能動層、
１３はショットキゲート電極、１４はゲート空乏層、１
５はソース電極、１６はドレイン電極である。第２図は
ＭＩＳＦＥＴの構造を示す素子断面図であり、２１は高
抵抗基板、２２はｐ型層、２３はゲート酸化膜、２４は
ゲート電極、２５．２６はソース、ドレイン領域のｎ層
、２７．２８はソースおよびドレイン電極である。 第３図は本発明のＦＥＴの原理を示す素子断面図であり
、３１は高抵抗基板、３２はｐ型め第１の半導体層、３
３はｎ型の第２の半導体層、３４はゲート電極、３５は
ソース電極、３６はドレイン電極、３７．３８はコンタ
クト抵抗を減するためのｎあるいはｎ領域である。第４
図（ａ）は本発明のＦＥＴのゲート部の深さ方向に沿っ
た平衡状態でのエネルギー帯図であり、ショットキゲー
トの場合を示す。Ｅｏ、ＥＦ、Ｅｖはそれぞれ、電導帯
、フェルミレベル、価電子帯を示す。第４図（ｂ）は第
４図（ａ）のＦＥＴと同じ構造であるが、第２の半導体
層が厚く、ゲート下で完全に空乏化していない場合のエ
ネルギー帯図を示す。第５図は第４図（ａ）に示した本
発明のＦＥＴのゲートに正の電圧を印加した場合のエネ
ルギー帯図である。この場合、Ｅ′は電子の擬フエルミ
レベルである。第６図は本発明の寸 囚 Ｕ」

Claims (1)

【特許請求の範囲】
1. 高抵抗基板上にｐ型の第１の半導体層が設けられ、該第
   １の半導体層上にそれより電子親和力の小さいｎ型の第
   ２の半導体層が設けられ、該第２の半導体層上にショッ
   トキ型のゲート電極が、前記第１の半導体層上にｎチャ
   ンネルにオーム性であるソース電極とドレイン電極が、
   半導体層の面内方向でゲート電極と離間した位置に形成
   され、少くともゲート電極下で第２の半導体層がすべて
   空乏化しており、ゲート電極外において、第１の半導体
   層上に、該第１の半導体との電子親和力差によってｎ型
   の第２の半導体層に生じる空乏層の厚さと、表面準位に
   よって生じる表面空乏層の厚さとの和以上の厚さにｎ型
   半導体層を設けたことを特徴とする電界効果トランジス
   タ。