JPS5841481A - 磁気バブルメモリ用タイミングパルス発生器 - Google Patents
磁気バブルメモリ用タイミングパルス発生器Info
- Publication number
- JPS5841481A JPS5841481A JP56138949A JP13894981A JPS5841481A JP S5841481 A JPS5841481 A JP S5841481A JP 56138949 A JP56138949 A JP 56138949A JP 13894981 A JP13894981 A JP 13894981A JP S5841481 A JPS5841481 A JP S5841481A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- timing pulse
- output
- bubble memory
- pulse generator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000004044 response Effects 0.000 claims description 4
- 230000001360 synchronised effect Effects 0.000 claims description 2
- 230000000737 periodic effect Effects 0.000 abstract description 2
- 238000003491 array Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000010354 integration Effects 0.000 description 2
- 241001347978 Major minor Species 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/02—Digital stores in which the information is moved stepwise, e.g. shift registers using magnetic elements
- G11C19/08—Digital stores in which the information is moved stepwise, e.g. shift registers using magnetic elements using thin films in plane structure
- G11C19/0875—Organisation of a plurality of magnetic shift registers
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はメイジャマイナ構威の磁気バブルメモリ（以後
バブルメモリと略称する。）の［１１回路に関する。
バブルメモリと略称する。）の［１１回路に関する。
バブルメモリは小形、軽量そして信頼性の為いものであ
るため、パーソナルコンビ−−／ 等（Ｄ 小規模の計
算機システムに右いて、ファイルメモリとして重要な地
位をしめつつあり、なお一層の小形化が望まれている。
るため、パーソナルコンビ−−／ 等（Ｄ 小規模の計
算機システムに右いて、ファイルメモリとして重要な地
位をしめつつあり、なお一層の小形化が望まれている。
メイジャ・マイナ構成のバブルメモリデバイスを用いた
メモリ装置の制御回路部分では、要求アドレスとスター
ト信号の入力によって、バブルメモリデバイスに回転磁
界を印加するように、回転磁界の駆動用タイミングパル
スを出方し始める。
メモリ装置の制御回路部分では、要求アドレスとスター
ト信号の入力によって、バブルメモリデバイスに回転磁
界を印加するように、回転磁界の駆動用タイミングパル
スを出方し始める。
これによって、マイナルーブ中のバブルデータはループ
内を移動する◇このとき、バブルの移動数は計数器によ
り数えられ、この値から要求アドレスがゲート動作タイ
ミングに来たことが解る。
内を移動する◇このとき、バブルの移動数は計数器によ
り数えられ、この値から要求アドレスがゲート動作タイ
ミングに来たことが解る。
すなわち、アドレスマツチ信号が出方される。
すると、メイジャ動作を管理する計数器が計数をＲ＃Ｉ
し、これに基づいて適当な回転磁界の周期と位相でゲー
ト、検出器、発生器を駆動するタイミングパルスを出力
する〇 このためのタイミングパルス回路は、８８Ｉ、Ｍ８Ｉ勢
を用いで構成した場合、かなり大きな規模にｔＪす、こ
れまでのバブルメモリの簡便な使用を妨げていた。これ
らの制御回路を小形化するためには、タイミングパルス
発生器をＬａＩ化 することが必須である。
し、これに基づいて適当な回転磁界の周期と位相でゲー
ト、検出器、発生器を駆動するタイミングパルスを出力
する〇 このためのタイミングパルス回路は、８８Ｉ、Ｍ８Ｉ勢
を用いで構成した場合、かなり大きな規模にｔＪす、こ
れまでのバブルメモリの簡便な使用を妨げていた。これ
らの制御回路を小形化するためには、タイミングパルス
発生器をＬａＩ化 することが必須である。
従来、各タイミングパルスの回転磁界に対する位相情報
を出力する回路として、第１図に示す様に計数回路１と
、その出力のデコード回路２さ、その出力でセット・リ
セットされるＦＦ回路３で構成されるものが知られてお
り、周期情報を出方する回路もＰＩＪＳにｌＩ＃威され
る。きころで、位相用計数回路は高速動作が必要なため
に同期形計数Ｈ路を用いることが必要である。これは、
桁上げの先行制御用回路を持っているために高速ではあ
るが、回路の構成素子数が多くなり、消費電力が大きく
、回路面積も大傘くなる。
を出力する回路として、第１図に示す様に計数回路１と
、その出力のデコード回路２さ、その出力でセット・リ
セットされるＦＦ回路３で構成されるものが知られてお
り、周期情報を出方する回路もＰＩＪＳにｌＩ＃威され
る。きころで、位相用計数回路は高速動作が必要なため
に同期形計数Ｈ路を用いることが必要である。これは、
桁上げの先行制御用回路を持っているために高速ではあ
るが、回路の構成素子数が多くなり、消費電力が大きく
、回路面積も大傘くなる。
故に、集積化を行うときに、周期情報の計数１路もこれ
で構成することはｍｔｔ、＜ない。
で構成することはｍｔｔ、＜ない。
本発明の目的は、従来の欠点をＷｋ赤、１チツプに容易
に集積化で舎るバブルメモリ用タイミングパルス発生器
を提供することにある◇本発明のもう一つの目的はバブ
ルメモリの駆動条件の変更に対応して、作りかえの期間
の短かいマスタ・スライス型ゲートアレイ■ｃでパルス
発生器を実現する事にある。
に集積化で舎るバブルメモリ用タイミングパルス発生器
を提供することにある◇本発明のもう一つの目的はバブ
ルメモリの駆動条件の変更に対応して、作りかえの期間
の短かいマスタ・スライス型ゲートアレイ■ｃでパルス
発生器を実現する事にある。
従って、本発明はスタート信号の入力で外部クロック信
号の計数を開始する高速計数回路と〜これにつながる第
１デコード回路と、これの出力によってセット・リセッ
トされる第１ＦＦ回路群と、了ドレスマツチ信号の入力
によって前記第１ＦＦ回路群の出力の一部を針数し始め
る低速計数回路と、これにつながる第２デコード回路と
、これの出力によってセットリセットされる第２ＦＦｌ
ｌ路群と小ら威り、前記第２ＦＦ回路評の出力が前記第
１デコード回路に入力されることを特徴とするバブルメ
モリ用タイミングパル７発７ｌ−ＩＩである。
号の計数を開始する高速計数回路と〜これにつながる第
１デコード回路と、これの出力によってセット・リセッ
トされる第１ＦＦ回路群と、了ドレスマツチ信号の入力
によって前記第１ＦＦ回路群の出力の一部を針数し始め
る低速計数回路と、これにつながる第２デコード回路と
、これの出力によってセットリセットされる第２ＦＦｌ
ｌ路群と小ら威り、前記第２ＦＦ回路評の出力が前記第
１デコード回路に入力されることを特徴とするバブルメ
モリ用タイミングパル７発７ｌ−ＩＩである。
以下にｇｉｉｉｒを用いて本発明の詳細な説明を行う。
第２図はバブルメモリを制御するためのタイミングパル
スの一例を示す説明ｍ″１？ある。クロック信号４に同
期して回転磁界駆動用タイミングパルス２１、ｎが出力
されている。この回転磁界の一周期内の適当な位相にゲ
ートＩＭｉ用タイミングパルス２３．２４がある。これ
郷は回転磁界の周期情報稔と一緒にデコードされ、適当
な周期に出力されることにＦｊる〇 第３図は本発明によるバブルメモリ用タイミングパルス
発生器の一実Ｍ例を示すプロ９り図である。高速計数回
路１はスタート信号５の入力により、クロック信号４の
計数を開始する。この高速計数回路ｌはゲートアレイで
構成できるループ計数回路であり、その−周期が回転磁
界の一周期化当る０この出力は周期情報化と共にゲート
の集りである第１デコード回路２に入力される。この出
力によってセットリセットされる第１ＦＦ回路群３の出
力がバブルメモリ制御用タイミングパルス６である０回
路群３の出力１１の１部は回転磁界の一周期毎に、低速
計数回路７に入力される。これは、アドレスマツチ信号
１０の入力ｌこより計数を始める０低速計数回路フは回
路遅養がおよそａｒｉａ界の一周期迄許されるので、簡
潔なゲートアレイで構成される■この出力は第２デコー
ド回路８でデコードされ、第２ＦＦ回路群９をセットリ
セットする０この第２ＦＦ回路群９の出力が周期情報１
２である０ 低速計数回路７は、桁上げの先行制御用回路をもたない
非同期形計数回路を使用することが′Ｔ！きる。低速に
すると、回路面積が小さくなり、消費電力も減って、集
積化が容易になる。
スの一例を示す説明ｍ″１？ある。クロック信号４に同
期して回転磁界駆動用タイミングパルス２１、ｎが出力
されている。この回転磁界の一周期内の適当な位相にゲ
ートＩＭｉ用タイミングパルス２３．２４がある。これ
郷は回転磁界の周期情報稔と一緒にデコードされ、適当
な周期に出力されることにＦｊる〇 第３図は本発明によるバブルメモリ用タイミングパルス
発生器の一実Ｍ例を示すプロ９り図である。高速計数回
路１はスタート信号５の入力により、クロック信号４の
計数を開始する。この高速計数回路ｌはゲートアレイで
構成できるループ計数回路であり、その−周期が回転磁
界の一周期化当る０この出力は周期情報化と共にゲート
の集りである第１デコード回路２に入力される。この出
力によってセットリセットされる第１ＦＦ回路群３の出
力がバブルメモリ制御用タイミングパルス６である０回
路群３の出力１１の１部は回転磁界の一周期毎に、低速
計数回路７に入力される。これは、アドレスマツチ信号
１０の入力ｌこより計数を始める０低速計数回路フは回
路遅養がおよそａｒｉａ界の一周期迄許されるので、簡
潔なゲートアレイで構成される■この出力は第２デコー
ド回路８でデコードされ、第２ＦＦ回路群９をセットリ
セットする０この第２ＦＦ回路群９の出力が周期情報１
２である０ 低速計数回路７は、桁上げの先行制御用回路をもたない
非同期形計数回路を使用することが′Ｔ！きる。低速に
すると、回路面積が小さくなり、消費電力も減って、集
積化が容易になる。
以上の構成ｇ素はいずれもマスタ・スライス・ゲートア
レイで実現できる０バブルメモリはその駆動条件が種々
のデバイスによって異なるのであるが、この駆動条件の
違いに対してマスクスライスゲートアレイは配線の変更
だけで容易に対応することができ、これの開発に要する
時間やコストは小さく、簡単に実用に供することができ
る０以上に説明した様に、本発明によれば、１チツプに
集積化されたバブルメモリ用タイミングパルス発生器を
容易に実現することができる・
レイで実現できる０バブルメモリはその駆動条件が種々
のデバイスによって異なるのであるが、この駆動条件の
違いに対してマスクスライスゲートアレイは配線の変更
だけで容易に対応することができ、これの開発に要する
時間やコストは小さく、簡単に実用に供することができ
る０以上に説明した様に、本発明によれば、１チツプに
集積化されたバブルメモリ用タイミングパルス発生器を
容易に実現することができる・
第１図は位相情報を出力する回路の従来例を示すブロッ
ク図、第２図はバブルメモリを制御するタイミングパル
スの一例を示す説明図、第３図は本発明化よるバブルメ
モリ用タイミングパルス発生器の一実施例を示すブロッ
ク図である。 図において、 １・・・・・・高速計数回路、 ２．８・・・・−・
デコーダ回路、３．９・・・・・・ＦＦ回路群、 ４
・・・・・・クロック信号、５・・・・・・スタート信
号、６％１１・・・・・・バブルメモリ制御用タイミン
グパルス、 ７・・・・・・低速計数回路、１０−・
・・・・アドレスマツチ信号、１２・・・・・・周期情
報、２１．２２−・・・・・回転磁界駆動用タイミング
パルス、２３、２４・・・・・・ゲート駆動用タイミン
グパルスである。 第 １図 第２図 第３図
ク図、第２図はバブルメモリを制御するタイミングパル
スの一例を示す説明図、第３図は本発明化よるバブルメ
モリ用タイミングパルス発生器の一実施例を示すブロッ
ク図である。 図において、 １・・・・・・高速計数回路、 ２．８・・・・−・
デコーダ回路、３．９・・・・・・ＦＦ回路群、 ４
・・・・・・クロック信号、５・・・・・・スタート信
号、６％１１・・・・・・バブルメモリ制御用タイミン
グパルス、 ７・・・・・・低速計数回路、１０−・
・・・・アドレスマツチ信号、１２・・・・・・周期情
報、２１．２２−・・・・・回転磁界駆動用タイミング
パルス、２３、２４・・・・・・ゲート駆動用タイミン
グパルスである。 第 １図 第２図 第３図
Claims (1)
- 【特許請求の範囲】 （り挙気バブルメモリデバイスの直接周辺ａ絡に与える
タイミングパルスの発生器てあつて、スタート信号の入
力で外部クロック信号の計数を開始する嵩速計数回路と
、これにつながる【１デコ一ド回路と、これの出力によ
ってセフトリセットされるｊｌｌＦＦ回路群と、アドレ
スラッチ信号の入力によって前記第１ＦＦＩ回路群の出
力の一部を計数し始める低速計数１路と、これにつなが
る第２デコード回路と、これの出力によってセットリセ
ットされる第２ＦＦ同Ｉ１群とから成り、前記第２ＦＦ
回路群の出力が前記第１デコード回路に入力されること
を特徴とする磁気バブルメモリ用タイミングパルス発生
−（２） 前記＾速計数回路は同期形計数回路てあり
、前記低速計数回路は非同期形計数回路であることを特
徴とする特許請求の範囲第１項に記載の磁気バブルメモ
リ用タイミングパルス発生器◇（３） 前記磁気バブ
ルメモリ用タイミングパルス発生器が１個のマスタスラ
イスゲートアレイＩＣｋより実現されていることを特徴
とする特許請求の範囲第１項に配電の磁気バブルメモリ
用タイミングパルス発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56138949A JPS5841481A (ja) | 1981-09-03 | 1981-09-03 | 磁気バブルメモリ用タイミングパルス発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56138949A JPS5841481A (ja) | 1981-09-03 | 1981-09-03 | 磁気バブルメモリ用タイミングパルス発生器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5841481A true JPS5841481A (ja) | 1983-03-10 |
Family
ID=15233917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56138949A Pending JPS5841481A (ja) | 1981-09-03 | 1981-09-03 | 磁気バブルメモリ用タイミングパルス発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5841481A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63245876A (ja) * | 1987-03-31 | 1988-10-12 | 松下電工株式会社 | フロアコンセント |
-
1981
- 1981-09-03 JP JP56138949A patent/JPS5841481A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63245876A (ja) * | 1987-03-31 | 1988-10-12 | 松下電工株式会社 | フロアコンセント |
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