JPS6149758B2 - - Google Patents
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- JPS6149758B2 JPS6149758B2 JP56137924A JP13792481A JPS6149758B2 JP S6149758 B2 JPS6149758 B2 JP S6149758B2 JP 56137924 A JP56137924 A JP 56137924A JP 13792481 A JP13792481 A JP 13792481A JP S6149758 B2 JPS6149758 B2 JP S6149758B2
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- word line
- potential
- data
- vcc
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は半導体メモリ装置に関し、更に詳しく
は２個のインバータをクロスカツプル接続したフ
リツプフロツプを情報の記憶部とするスタテイツ
クRAM用メモリ装置に関する。
は２個のインバータをクロスカツプル接続したフ
リツプフロツプを情報の記憶部とするスタテイツ
クRAM用メモリ装置に関する。
従来からスタテイツクRAMの代表的なセル構
造として第１図ａ〜ｃに示すように、２個のイン
バータをクロスカツプル接続したフリツプフロツ
プをデータ保持用とするものがある。第１図ａ〜
ｃのセル構造の違いはフリツプフロツプの負荷素
子をそれぞれ高抵抗素子、エンハンスメント形
MOSトランジスタ或いはデプリージヨン形MOS
トランジスタで構成している点であり、反面いず
れのセル構造もデータの書込み／読出し用のトラ
ンスフアゲートMOSトランジスタが高レベル信
号のデータ線及び低レベル信号のデータ線の夫々
に１個ずつ計２個設けられている点で共通してい
る。
造として第１図ａ〜ｃに示すように、２個のイン
バータをクロスカツプル接続したフリツプフロツ
プをデータ保持用とするものがある。第１図ａ〜
ｃのセル構造の違いはフリツプフロツプの負荷素
子をそれぞれ高抵抗素子、エンハンスメント形
MOSトランジスタ或いはデプリージヨン形MOS
トランジスタで構成している点であり、反面いず
れのセル構造もデータの書込み／読出し用のトラ
ンスフアゲートMOSトランジスタが高レベル信
号のデータ線及び低レベル信号のデータ線の夫々
に１個ずつ計２個設けられている点で共通してい
る。
処で半導体回路の集積化が活発に行われ、特に
半導体メモリにおいては高集積密度が要求されて
おり、素子自身の形状を小さくするだけではなく
構成素数をできるだけ減少させた回路の開発が望
まれている。
半導体メモリにおいては高集積密度が要求されて
おり、素子自身の形状を小さくするだけではなく
構成素数をできるだけ減少させた回路の開発が望
まれている。
本発明は上記従来のメモリ装置における要望に
鑑みてなされたもので、構成素子数の減少を図つ
たメモリセル構造及びそれ等を確実に動作させ得
る信号発生回路をもつ半導体メモリ装置を提供す
るものである。以下に実施例を挙げて本発明を詳
細に説明する。
鑑みてなされたもので、構成素子数の減少を図つ
たメモリセル構造及びそれ等を確実に動作させ得
る信号発生回路をもつ半導体メモリ装置を提供す
るものである。以下に実施例を挙げて本発明を詳
細に説明する。
まずメモリセル構造を、前記負荷素子の種類に
対応させて第２図ａ，ｂ，ｃに示す。以下の説明
においては、高抵抗素子R1，R2を負荷素子とし
た第１図ａに対応する第２図ａを用いて説明す
る。
対応させて第２図ａ，ｂ，ｃに示す。以下の説明
においては、高抵抗素子R1，R2を負荷素子とし
た第１図ａに対応する第２図ａを用いて説明す
る。
第２図ａにおいて、高抵抗素子R1にMOSトラ
ンジスタQ1が接続されてなるインバータと、高
抵抗素子R2にMOSトランジスタQ2が接続されて
なるインバータがクロスカツプル接続されてデー
タ保持用のフリツプフロツプが構成され、Vccと
接地レベル間に接続されている。このようなフリ
ツプフロツプに対してデータの書込み／読出し用
のトランスフアゲートMOSトランジスタQ0が１
個接続され、該トランスフアゲートMOSトラン
ジスタQ0の他端はデータ線に接続されて、書込
むためのデータの供給及びフリツプフロツプから
読出されたデータがのせられ、ゲートにはワード
線が接続されてセルが選択される。即ち本実施例
のメモリセル構造は、高レベル信号・低レベル信
号に拘わらず１個のトランスフアゲートMOSト
ランジスタQ0を介してデータ保持用フリツプフ
ロツプがデータ線に接続される。
ンジスタQ1が接続されてなるインバータと、高
抵抗素子R2にMOSトランジスタQ2が接続されて
なるインバータがクロスカツプル接続されてデー
タ保持用のフリツプフロツプが構成され、Vccと
接地レベル間に接続されている。このようなフリ
ツプフロツプに対してデータの書込み／読出し用
のトランスフアゲートMOSトランジスタQ0が１
個接続され、該トランスフアゲートMOSトラン
ジスタQ0の他端はデータ線に接続されて、書込
むためのデータの供給及びフリツプフロツプから
読出されたデータがのせられ、ゲートにはワード
線が接続されてセルが選択される。即ち本実施例
のメモリセル構造は、高レベル信号・低レベル信
号に拘わらず１個のトランスフアゲートMOSト
ランジスタQ0を介してデータ保持用フリツプフ
ロツプがデータ線に接続される。
ここで上記セル構造において、ワード線に第１
図ａに示した従来のセル構造の場合と同じワード
線信号を供給した場合には、メモリセルに高レベ
ルデータを書込むことは困難である。そのため実
施例の回路においては、データ書込みの時のワー
ド線信号のレベルＶWを読出し時のワード線信号
レベルＶRに比べて高く（ＶW＞ＶR）設定する。
読出し時のワード線信号レベルＶRを電源Vccに
選んだとすると、後述する説明から容易に理解し
得るが、例えば書込み時のワード線信号レベルＶ
Wは（Vcc＋Vth）に設定する。ただしVthはトラ
ンスフアゲートMOSトランジスタQ0のしきい値
電圧とする。
図ａに示した従来のセル構造の場合と同じワード
線信号を供給した場合には、メモリセルに高レベ
ルデータを書込むことは困難である。そのため実
施例の回路においては、データ書込みの時のワー
ド線信号のレベルＶWを読出し時のワード線信号
レベルＶRに比べて高く（ＶW＞ＶR）設定する。
読出し時のワード線信号レベルＶRを電源Vccに
選んだとすると、後述する説明から容易に理解し
得るが、例えば書込み時のワード線信号レベルＶ
Wは（Vcc＋Vth）に設定する。ただしVthはトラ
ンスフアゲートMOSトランジスタQ0のしきい値
電圧とする。
次に第３図の電圧−電流特性図を用いて、上記
セル構造でワード線信号ＶW，ＶRによつてデータ
の書込み及び読出し動作が可能であることを説明
する。第３図の曲線１はトランスフアゲート
MOSトランジスタQ0を無視した場合のデータ保
持用フリツプフロツプ上のＡ点における電圧−電
流特性で、電流の極性はＡ点からMOSトランジ
スタQ1に流れ込む方向を正とする。フリツプフ
ロツプを構成するMOSトランジスタQ1，Q2の形
状及び抵抗素子R1，R2の抵抗値によつて曲線１
は変化し得るが、フリツプフロツプが構成されれ
ば曲線１は決定される。Ａ点では電流の増加に伴
つて電位が上昇し、Ａ点にゲートが接続された
MOSトランジスタQ2を含む側のインバータが反
転する過程では電流は急激に減少し、一旦電流０
になつた後高抵抗素子R1が接続されていること
からわずかに逆方向に流れ、極めてゆるやかな変
化を示して電流は再び電位Vccで０になる。
セル構造でワード線信号ＶW，ＶRによつてデータ
の書込み及び読出し動作が可能であることを説明
する。第３図の曲線１はトランスフアゲート
MOSトランジスタQ0を無視した場合のデータ保
持用フリツプフロツプ上のＡ点における電圧−電
流特性で、電流の極性はＡ点からMOSトランジ
スタQ1に流れ込む方向を正とする。フリツプフ
ロツプを構成するMOSトランジスタQ1，Q2の形
状及び抵抗素子R1，R2の抵抗値によつて曲線１
は変化し得るが、フリツプフロツプが構成されれ
ば曲線１は決定される。Ａ点では電流の増加に伴
つて電位が上昇し、Ａ点にゲートが接続された
MOSトランジスタQ2を含む側のインバータが反
転する過程では電流は急激に減少し、一旦電流０
になつた後高抵抗素子R1が接続されていること
からわずかに逆方向に流れ、極めてゆるやかな変
化を示して電流は再び電位Vccで０になる。
上記のような電圧−電流特性を持つデータ保持
用フリツプフロツプのＡ点に対して、トランスフ
アゲートMOSトランジスタQ0の電圧−電流特性
を選ぶことによつて動作点を変化させて書込み／
読出し、特に高いレベルのデータの書込みを可能
にする。
用フリツプフロツプのＡ点に対して、トランスフ
アゲートMOSトランジスタQ0の電圧−電流特性
を選ぶことによつて動作点を変化させて書込み／
読出し、特に高いレベルのデータの書込みを可能
にする。
今第２図ａに回路において、フリツプフロツプ
のデータをデータ線に読出す場合の動作を考え
る。
のデータをデータ線に読出す場合の動作を考え
る。
読出し時に、データ線の電位及びワード線信号
レベルにVccの信号が印加されると、トランスフ
アゲートMOSトランジスタQ0はＡ点に対して負
荷となり、電圧−電流特性は第３図の曲線２のよ
うに低電位側１２及び高電位側１３で曲線１に交
わる曲線になる。その結果読出し動作においては
曲線１と曲線２の交点１２又は１３において安定
状態となる。つまりＡ点が低電位である場合、低
電位側の交点１２が安定状態となり、データ保持
用フリツプフロツプのＡ点の低電位は保たれるこ
とになり、メモリデータが破壊される惧れはな
い。またＡ点が高電圧である場合には、高電位側
の交点１３で安定状態となり、やはり保持されて
いるデータが破壊されることはない。即ち読出し
動作にあたつては、ワード線にVccの電位を印加
することにより、低電位及び高電位のいずれのデ
ータも破壊されることなくデータ線に読み出され
る。
レベルにVccの信号が印加されると、トランスフ
アゲートMOSトランジスタQ0はＡ点に対して負
荷となり、電圧−電流特性は第３図の曲線２のよ
うに低電位側１２及び高電位側１３で曲線１に交
わる曲線になる。その結果読出し動作においては
曲線１と曲線２の交点１２又は１３において安定
状態となる。つまりＡ点が低電位である場合、低
電位側の交点１２が安定状態となり、データ保持
用フリツプフロツプのＡ点の低電位は保たれるこ
とになり、メモリデータが破壊される惧れはな
い。またＡ点が高電圧である場合には、高電位側
の交点１３で安定状態となり、やはり保持されて
いるデータが破壊されることはない。即ち読出し
動作にあたつては、ワード線にVccの電位を印加
することにより、低電位及び高電位のいずれのデ
ータも破壊されることなくデータ線に読み出され
る。
次にデータの書込み動作を説明する。書込み動
作の場合にはワード線に印加する信号レベルを、
前記読出し時の信号レベルVccより高く、前述の
ようにトランスフアゲートMOSトランジスタQ0
のしきい値Vthを加えた（Vcc＋Vth）程度とし、
トランスフアゲートMOSトランジスタQ0の電圧
−電流特性の曲線勾配を急峻にする。
作の場合にはワード線に印加する信号レベルを、
前記読出し時の信号レベルVccより高く、前述の
ようにトランスフアゲートMOSトランジスタQ0
のしきい値Vthを加えた（Vcc＋Vth）程度とし、
トランスフアゲートMOSトランジスタQ0の電圧
−電流特性の曲線勾配を急峻にする。
まず低電位データをフリツプフロツプに書込む
場合、データ線の電位を低電位ＶBにすると、こ
のときトランスフアゲートMOSトランジスタQ0
の電圧−電流特性は曲線４に示すような、上記低
電圧ＶBより更に低い電圧１４でのみ曲線１と交
わる変化を示す。従つて入力されたデータ線の低
電位ＶBにより、フリツプフロツプは元の状態と
無関係に交点１４で安定状態となる。結局フリツ
プフロツプのＡ点に低電位データが書込まれたこ
とになる。また高電位データをフリツプフロツプ
に書込む場合、データ線には高電位のVccを与え
られ、ワード線には同様に（Vcc＋Vth）程度の
電位が与えられる。このときトランスフアゲート
MOSトランジスタQ0の電圧−電流特性は曲線３
のように、高電位Vccでのみ曲線１と交わる（図
中１３）。この結果フリツプフロツプのＡ点には
高電位データが書込めたことになる。即ちトラン
スフアゲートMOSトランジスタQ0の電圧−電流
特性がデータ保持用フリツプフロツプの電圧−電
流特性に対して、上述のように書込み時に夫々低
電圧位側、高電位側で夫々１つの交点を生じさせ
るように各トランジスタ及びワード線信号レベル
を選ぶことにより、データの書込み及び読出しを
行わせることができる。上記のような交点を持つ
ようにMOSトランジスタ等によりメモリセルを
設計することは容易に実現できる。
場合、データ線の電位を低電位ＶBにすると、こ
のときトランスフアゲートMOSトランジスタQ0
の電圧−電流特性は曲線４に示すような、上記低
電圧ＶBより更に低い電圧１４でのみ曲線１と交
わる変化を示す。従つて入力されたデータ線の低
電位ＶBにより、フリツプフロツプは元の状態と
無関係に交点１４で安定状態となる。結局フリツ
プフロツプのＡ点に低電位データが書込まれたこ
とになる。また高電位データをフリツプフロツプ
に書込む場合、データ線には高電位のVccを与え
られ、ワード線には同様に（Vcc＋Vth）程度の
電位が与えられる。このときトランスフアゲート
MOSトランジスタQ0の電圧−電流特性は曲線３
のように、高電位Vccでのみ曲線１と交わる（図
中１３）。この結果フリツプフロツプのＡ点には
高電位データが書込めたことになる。即ちトラン
スフアゲートMOSトランジスタQ0の電圧−電流
特性がデータ保持用フリツプフロツプの電圧−電
流特性に対して、上述のように書込み時に夫々低
電圧位側、高電位側で夫々１つの交点を生じさせ
るように各トランジスタ及びワード線信号レベル
を選ぶことにより、データの書込み及び読出しを
行わせることができる。上記のような交点を持つ
ようにMOSトランジスタ等によりメモリセルを
設計することは容易に実現できる。
次に上記書込み／読出し動作を実行させるため
の、ワード線信号発生回路を第４図ａ，ｂを用い
て説明する。
の、ワード線信号発生回路を第４図ａ，ｂを用い
て説明する。
即ち、上記メモリセル構造を用いてデータの読
出し／書込み動作を確実に行うためには、読出し
状態でほぼ電源電圧レベルVcc、書込み状態では
より高いVcc＋Vth程度の電位となるワード線信
号を発生するデコーダ駆動回路が必要となる。
出し／書込み動作を確実に行うためには、読出し
状態でほぼ電源電圧レベルVcc、書込み状態では
より高いVcc＋Vth程度の電位となるワード線信
号を発生するデコーダ駆動回路が必要となる。
第４図ａにおいて、メモリセル選択信号を印加
する入力端２０にはインバータ２１を介して
MOSトランジスタ２２が接続され、該MOSトラ
ンジスタ２２の他端はエンハンスメントMOSト
ランジスタ２３のゲートに接続されている。該エ
ンハンスメントMOSトランジスタ２３は一端が
電源Vccに接続され、他端がワード線信号出力端
子outとして導出されている。該出力端子outには
MOS構造をもつ第１のブースト用容量２４が接
続され、該容量２４の他方の電極には書込み動作
のときにのみ発生する書込み信号Ｗが与えられ
る。また上記エンハンスメントMOSトランジス
タ２３の他端とアース間には駆動用MOSトラン
ジスタ２５が接続され、ゲートにはインバータ２
１の出力信号を更にインバータ２６で反転させた
メモリセルセレクト信号が与えられている。該メ
モリセルセレクト信号は分岐されてインバータ２
７を介して、MOS構造からなる第２のブースト
用容量２８に印加されている。該第２のブースト
用容量２８の他方の電極は、上記MOSトランジ
スタ２２とエンハンスメントMOSトランジスタ
２３のゲートとの接続点に接続され、該接続点に
は更にMOSトランジスタ２９のゲート及び一端
が接続され、該MOSトランジスタ２９の他端
は、MOSトランジスタ２２のゲート及びエンハ
ンスメントMOSトランジスタ２３の一端と共に
電源Vccに接続されている。
する入力端２０にはインバータ２１を介して
MOSトランジスタ２２が接続され、該MOSトラ
ンジスタ２２の他端はエンハンスメントMOSト
ランジスタ２３のゲートに接続されている。該エ
ンハンスメントMOSトランジスタ２３は一端が
電源Vccに接続され、他端がワード線信号出力端
子outとして導出されている。該出力端子outには
MOS構造をもつ第１のブースト用容量２４が接
続され、該容量２４の他方の電極には書込み動作
のときにのみ発生する書込み信号Ｗが与えられ
る。また上記エンハンスメントMOSトランジス
タ２３の他端とアース間には駆動用MOSトラン
ジスタ２５が接続され、ゲートにはインバータ２
１の出力信号を更にインバータ２６で反転させた
メモリセルセレクト信号が与えられている。該メ
モリセルセレクト信号は分岐されてインバータ２
７を介して、MOS構造からなる第２のブースト
用容量２８に印加されている。該第２のブースト
用容量２８の他方の電極は、上記MOSトランジ
スタ２２とエンハンスメントMOSトランジスタ
２３のゲートとの接続点に接続され、該接続点に
は更にMOSトランジスタ２９のゲート及び一端
が接続され、該MOSトランジスタ２９の他端
は、MOSトランジスタ２２のゲート及びエンハ
ンスメントMOSトランジスタ２３の一端と共に
電源Vccに接続されている。
上記ワード線信号発生回路において、読出し／
書込み動作時にメモリセルを選択するべくメモリ
セル選択信号が与えられると、第４図ｂの各点の
信号波形図３０〜３４、Ｗに示す如く、インバー
タ２１を介した発転信号３０に基いて、出力端子
outに波形３４に示すVccレベルの読出し信号が
導出され、メモリセル選択期間中の書込みタイミ
ングは、書込み信号Ｗにより書込み信号レベルＶ
Wが導出される。
書込み動作時にメモリセルを選択するべくメモリ
セル選択信号が与えられると、第４図ｂの各点の
信号波形図３０〜３４、Ｗに示す如く、インバー
タ２１を介した発転信号３０に基いて、出力端子
outに波形３４に示すVccレベルの読出し信号が
導出され、メモリセル選択期間中の書込みタイミ
ングは、書込み信号Ｗにより書込み信号レベルＶ
Wが導出される。
ここで第４図ａの回路においては、エンハンス
メントMOSトランジスタ２３のゲート・電源間
にソース・ドレインが接続されたMOSトランジ
スタ２９を挿入し、該MOSトランジスタ２９の
ゲートをエンハンスメントMOSトランジスタ２
３のゲートに接続して構成することにより、両ゲ
ート接続点３３の電位がVcc＋Vth′以上にならな
いことである。尚Vth′はエンハンスメントMOS
トランジスタ２３のしきい値である。
メントMOSトランジスタ２３のゲート・電源間
にソース・ドレインが接続されたMOSトランジ
スタ２９を挿入し、該MOSトランジスタ２９の
ゲートをエンハンスメントMOSトランジスタ２
３のゲートに接続して構成することにより、両ゲ
ート接続点３３の電位がVcc＋Vth′以上にならな
いことである。尚Vth′はエンハンスメントMOS
トランジスタ２３のしきい値である。
もし接続３３の電位がVcc＋Vth′以上になる
と、MOSトランジスタ２９が導通状態となつて
電源Vcc側へ電流が流れて結局接続点３３の電位
はVcc×Vth′に落着く。
と、MOSトランジスタ２９が導通状態となつて
電源Vcc側へ電流が流れて結局接続点３３の電位
はVcc×Vth′に落着く。
接続点３３の電位がVcc＋Vth′であればワード
線出力端子３４はほぼVccレベルとなり、書込み
信号Ｗが与えられることにより、容量２４の作用
によりワード線電位３４をＶWへつき上げる。
線出力端子３４はほぼVccレベルとなり、書込み
信号Ｗが与えられることにより、容量２４の作用
によりワード線電位３４をＶWへつき上げる。
このときエンハンスメントMOSトランジスタ
２３はカツトオフ状態になる。
２３はカツトオフ状態になる。
もし上記MOSトランジスタ２９が接続されて
いなければ、接続点３３の電位はVcc＋Vth′にな
る可能性があり、書込み信号Ｗが与えられてワー
ド線電位をつき上げようとしてもエンハンスメン
トMOSトランジスタ２３がカツトオフ状態とな
らず、ワード線電位が高くならない可能性があ
る。
いなければ、接続点３３の電位はVcc＋Vth′にな
る可能性があり、書込み信号Ｗが与えられてワー
ド線電位をつき上げようとしてもエンハンスメン
トMOSトランジスタ２３がカツトオフ状態とな
らず、ワード線電位が高くならない可能性があ
る。
以上本発明によれば、メモリセルを構成する素
子の減少を図ると共に、メモリセルの書込み及び
読出し動作を制御するための制御信号線数の減少
を図ることができ、メモリ装置の高密度化を達成
することができる。またメモリセルへのデータの
書込み、読出し動作の制御は、ワード線信号のレ
ベルの違いによつて行なうが、このような異なる
レベルをもつ信号を簡単な信号発生回路によつて
構成することができ、全体として高密度メモリ装
置に好適のセル構造及び駆動回路を得ることがで
きる。
子の減少を図ると共に、メモリセルの書込み及び
読出し動作を制御するための制御信号線数の減少
を図ることができ、メモリ装置の高密度化を達成
することができる。またメモリセルへのデータの
書込み、読出し動作の制御は、ワード線信号のレ
ベルの違いによつて行なうが、このような異なる
レベルをもつ信号を簡単な信号発生回路によつて
構成することができ、全体として高密度メモリ装
置に好適のセル構造及び駆動回路を得ることがで
きる。
第１図ａ〜ｃは従来のメモリセル構造を示す回
路図、第２図ａ〜ｃは本発明によるメモリセル構
造を示す回路図、第３図は同メモリセルの動作を
説明するための電圧−電流特性図、第４図ａ，ｂ
は本発明によるワード線信号発生回路図及び同回
路の各点における信号波形図である。 Q1，Q2：フリツプフロツプに含まれたMOSト
ランジスタ、Q0：トランスフアゲートMOSトラ
ンジスタ、２３：エンハンスメントMOSトラン
ジスタ、２４，２８：ブースト用容量、２９：
MOSトランジスタ、Ｗ：書込み信号。
路図、第２図ａ〜ｃは本発明によるメモリセル構
造を示す回路図、第３図は同メモリセルの動作を
説明するための電圧−電流特性図、第４図ａ，ｂ
は本発明によるワード線信号発生回路図及び同回
路の各点における信号波形図である。 Q1，Q2：フリツプフロツプに含まれたMOSト
ランジスタ、Q0：トランスフアゲートMOSトラ
ンジスタ、２３：エンハンスメントMOSトラン
ジスタ、２４，２８：ブースト用容量、２９：
MOSトランジスタ、Ｗ：書込み信号。
Claims (1)
- 【特許請求の範囲】 １ MOSトランジスタを含む２個のインバータ
をクロスカツプルして固定電源に接続したフリツ
プフロツプを備え、該フリツプフロツプとデータ
線との間に、データの読出し／書込み用に１個の
トランスフアゲートMOSトランジスタを接続
し、該トランスフアゲートMOSトランジスタの
ゲートをワード線とするメモリセルと、 電源Vccと上記ワード線間に挿入されたエンハ
ンスメントMOSトランジスタと、 該エンハンスメントMOSトランジスタのゲー
トにゲート及びソース（ドレイン）が接続され、
ドレイン（ソース）が電源Vccに接続されたMOS
トランジスタと、 該MOSトランジスタとエンハンスメントMOS
トランジスタの両ゲートの接続点に一方の電極が
接続され、他方の電極にメモリセル選択信号が与
えられてワード線にほぼ電源電圧Vccに近い電位
を発生させるブースト用第１容量と、 上記ワード線に一方の電極が接続され、他方の
電極に与えられる書込み信号でワード線の電位に
読出し時のワード線電位以上の電位を与えるため
のブースト用第２容量とを備えてなることを特徴
とする半導体メモリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56137924A JPS5841488A (ja) | 1981-08-31 | 1981-08-31 | 半導体メモリ装置 |
| US06/412,378 US4536859A (en) | 1981-08-31 | 1982-08-27 | Cross-coupled inverters static random access memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56137924A JPS5841488A (ja) | 1981-08-31 | 1981-08-31 | 半導体メモリ装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57098181A Division JPS5839117A (ja) | 1981-08-31 | 1982-06-07 | Ｍｏｓトランジスタ駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5841488A JPS5841488A (ja) | 1983-03-10 |
| JPS6149758B2 true JPS6149758B2 (ja) | 1986-10-30 |
Family
ID=15209861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56137924A Granted JPS5841488A (ja) | 1981-08-31 | 1981-08-31 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5841488A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4750155A (en) * | 1985-09-19 | 1988-06-07 | Xilinx, Incorporated | 5-Transistor memory cell which can be reliably read and written |
| JPH056675A (ja) * | 1991-06-27 | 1993-01-14 | Nec Corp | スタテイツク型半導体メモリ装置 |
-
1981
- 1981-08-31 JP JP56137924A patent/JPS5841488A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5841488A (ja) | 1983-03-10 |
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