JPS5842486B2 - 初期プログラム・ロ−ド制御方式 - Google Patents

Description

【発明の詳細な説明】 本発明は初期プログラム・ロード制御方式に関し、特に
複数の要因により初期プログラム・ロードが実行される
データ処理システムにおいて初期化制御を有効に行なわ
しめるようにした初期プログラム・ロード制御方式に関
する。

伺等かの原因により停止状態にあるデータ処理装置を動
作させるために、一般には初期プログラム・ロード（以
下ＩＰＬと略称する）が必要である。

このＩＰＬの要因としては以下のものがある。（１）オ
ペレータの手動操作（操作パネル上のスイフチ、ボタン
等の操作）によるＩＰＬ指示。

（２）電源投入時の自動■ＰＬ。

（３）ソフトウェアが自系システムのダウンを認識し、
自系プロセッサに対してＩＰＬ指示を行なつ。

（４）他系システムが自系システムを監視するように構
成され、他系システムで自系システムのダウンが検出さ
れ他系システムからＩＰＬコマンドが発せられたとき。

このように、いくつかのＩＰＬ要因を持つシステムでは
、ＩＰＬ終了後ソフトウェアに制御が移ったとき、ＩＰ
Ｌ後の初期制御を各ＩＰＬ要因ごとに変更したい場合が
ある。

たとえば、ある制御プロセッサが他の大きな本体系シス
テムを制御しているとき、 （１）電源投入時のＩＰＬでは、本体系システムおよび
制御プロセッサの両システムに対して初期リセットが必
要となる。

（２）シかし、システムが動作中に制御プロセッサに障
害を生じ、これを本体側のプロセッサが検出し、制御プ
ロセッサにＩＰＬコマンドを送出する場合等では制御プ
ロセッサ側にのみ初期リセットが必要であり、本体側の
システムに対しては、伺等影響を与えたくない。

第１図はＩＰＬ時の初期リセットの制御対象を図示する
ものであり、第１図ａは制御プロセッサに電源投入時Ｉ
ＰＬ指示あるいはオペレータによるＩＰＬ指示が与えら
れ、制御プロセッサおよび本体系システムの両方が初期
リセットの制御対象となることを示し、第１図すは本体
系システムが制御プロセッサの障害を検出し、制御プロ
セッサにＩＰＬコマンドを送出し、制御プロセッサのみ
が初期リセットの対象となることを示す。

本発明は上記のような、ＩＰＬ要因ごとに異なる各種制
御を自動的に有効に行なえるようにすることを目的とし
、そのため本発明は、初期プログラム・ロード制御回路
を有し、複数の要因により初期プログラム・ロードが実
行されるデータ処理システムにおいて、上記各要因を記
憶する複数のフリップフロップをそなえ、初期プログラ
ム・ロードを実行すべき要因が発生したとき、該要因に
対応するフリップフロップをセットするとともに、該要
因にもとづいて上記初期プログラム・ロード制御回路を
起動するようにしたことを特徴とする。

以下、本発明を図面により説明する。

第２図は本発明による実施例のＩＰＬ識別制御回路を示
し、図中、１はＩＰＬ識別フラグビットを保持するフリ
ップフロップであり実施例においては４ビツトからなる
もの、２はＩＰＬ制御回路、３はオア回路、４はアンド
回路、５はクロック信号線、６〜９はＩＰＬ要因識別信
号ＩＰＬＩ〜ＩＰＬ４線、１０はリセット信号線、１１
はストップ信号線、１２はクリア信号線、１３はロード
信号Ｍ、１４はフリップフロップ１からの読出し信号線
である。

各ＩＰＬ要因識別信号の機能は次の通りである。

ＩＰＬＩは電源投入時のパワー・レディ （ＰＯＷＥＲＲＥＡＤＹ）信号の立上りパルス信号、Ｉ
ＰＬ２はオペレータ指示によるスイッチ信号をパルス信
号に変換したもの、ＩＰＬ３はソフトウェアによっであ
るレジスタにセットしたコマンドをデコードし、それに
より作成したパルス信号、ＩＰＬ４は他のシステムより
ＩＰＬコマンドが送出されてパルス信号に変換されたも
のである。

なお、第２図の回路は第１図における制御プロセッサに
付加された初期プログラム・ロード制御回路内に存在す
るものと考えてよい。

第２図の回路の動作は次の通りである。

まず、リセット信号線１０上にリセット信号が発せられ
るのは、図示しない電源からノット・レディ（ＮＯＴ
ＩＲＥＡＤＹ） 信号が発せられるときのみであり、Ｉ
ＰＬ制御回路２からのクリア信号線１２上のリセット信
号によっては細管影響を受けないようにされている。

電源からのノット・レディ信号は、電源がパワー・レデ
ィ（ＰＯＷＥＲＲＥＡＤＹ）状態でないとき、すなわち
、電源投入および切断時に発せられる。

このため一度、電源が投入され、パワー・レディ信号が
立上る直前の時点においては、フリップフロップ１はリ
セット状態となっている。

いま、あるＩＰＬ要因が発生すると、ＩＰＬ要因識別信
号線６〜９のいずれかが゛°１パとなり、クロック信号
に同期して対応するフリップフロップ１をセットする。

そして、同時に、このＩＰＬ要因発生はオア回路３を通
してＩＰＬ制御回路２へ送られる。

ＩＰＬ制御回路２はこれにより起動され、まず自プロセ
ッサ（上記例では制御プロセッサ）を停止状態にするた
めストップ信号線１１上にストップ信号を発する。

次いで、クリア信号線１２上にリセット信号を発して、
自プロセッサをクリア状態にする。

このとき、前述したように、ＩＰＬ識別フラグビットを
保持するフリップフロ゛ンブ１はリセ゛ントされない。

自ブロセ゛ンサをクリア状態にした後、ロード信号線１
３上にロード信号を発して、図示しないプログラム・ロ
ード回路を起動してＩＰＬを実行させる。

次に、ＩＰＬ終了後、ソフトウェアの制御が開始された
場合、プログラムによってフリップフロップ１の内容を
参照する。

参照した結果、ＩＰＬ１〜ＩＰＬ３に対応するフリップ
フロップがオンとなっている場合、制御プロセッサは第
１図に示す本体系システムに初期リセット信号を送り、
本体系システムを初期リセットするとともに、自プロセ
ッサを初期リセットする。

一方、ＩＰＬ４に対応するフリップフロップがオンとな
っている場合、自プロセッサのみ初期リセットを行なう
ようにする。

また、ハードウェアによるＩＰＬの終了後、ソフトウェ
アの制御が開始された場合、その初期段階にＩＰＬ識別
フラグを読取り、メモリ等に記憶させておくことにより
、次のＩＰＬに対する準備を整えることができる。

さらに、本発明によるＩＰＬ識別制御回路は第２図の実
施例に限定されることなく、例えば、ＩＰＬ識別信号Ｉ
ＰＬＩ〜ＩＰＬ４をフリップフロップに保持した後、該
フリップフロップの出力をＩＰＬ制御回路に送出し、フ
リップフロップのリセットをＩＰＬ終了後ソフトウェア
により行なう方式をとることもできる。

上記したように、本発明によれば、フラグビット群をＩ
ＰＬの要因と同数設定し、ＩＰＬ終了後、ソフトウェア
により参照するようにしたので、ソフトウェアによるシ
ステムの初期リセットがダイナミックに行なえるという
すぐれた効果を奏する。

【図面の簡単な説明】

第１図はＩＰＬ時の初期リセットの制御対象を図示する
もの、第２図は本発明による実施例のＩＰＬ識別制御回
路である。 第２図において、１はＩＰＬ識別フラグビットを保持す
るフリップフロップ、２はＩＰＬ制御回路、５はクロッ
ク信号線、６〜９はＩＰＬ要因識別信号線、１０はリセ
ット信号線、１１はストップ信号線、１２はクリア信号
線、１３はロード信号線である。

Claims (1)

1. 【特許請求の範囲】 １ 初期プログラム・ロード制御回路を有し、複数の要
   因により初期プログラム・ロードが実行されるデータ処
   理システムにおいて上記各要因を記憶する複数のフリッ
   プフロップをそなえ、初期プログラム・ロードを実行す
   べき要因が発生したとき、該要因に対応するフリップフ
   ロップをセットするとともに、該要因にもとづいて上記
   初期プログラム・ロード制御回路を起動するようにした
   ことを特徴とする初期プログラム・ロード制御方式。 ２ 上記フリップフロップは初期プログラム・ロードに
   ともなって送出されるリセット信号によっては影響を受
   けないようにするとともに、プログラムによって参照可
   能にしたことを特徴とする特許請求の範囲第１項記載の
   プログラム・ロード制御方式。