JPS5843020A - 論理装置のリセツト回路 - Google Patents
論理装置のリセツト回路Info
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- JPS5843020A JPS5843020A JP56139927A JP13992781A JPS5843020A JP S5843020 A JPS5843020 A JP S5843020A JP 56139927 A JP56139927 A JP 56139927A JP 13992781 A JP13992781 A JP 13992781A JP S5843020 A JPS5843020 A JP S5843020A
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- Theoretical Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
このＩｉ＆＠は正常動作中ＫＦｉパルス信号を出力する
端子及び動作を初期化するためのリセット端子をそれぞ
れ偽見え複数のｍ、１ｍｇ１路よりなる論理装置に対す
るリセット胞賂に関するものである。
端子及び動作を初期化するためのリセット端子をそれぞ
れ偽見え複数のｍ、１ｍｇ１路よりなる論理装置に対す
るリセット胞賂に関するものである。
従来複数の論ｍａ路を有する装置ては個々０論１ｍ−路
Ｋ１１１文し丸陣書検出回路を設け、論ｍ向路の異常動
作を検出して対応するｍａｗ路のみをり竜ットするよう
に構成されていた。しかし個々の論ｍａ路は他の論理回
路と関連して動作管する必ｌ！があるため、装置の正常
動作を回復するＫＦ１９セット後の再關処履ＫＪ：ｊ）
障害発生以前の動作状−を論ｍ回路で知る必ｌ！があつ
九。この丸め制御が複雑化し、プ四ダッム制御の論理回
路でにプログラム量が増大してｖｈえ。
Ｋ１１１文し丸陣書検出回路を設け、論ｍ向路の異常動
作を検出して対応するｍａｗ路のみをり竜ットするよう
に構成されていた。しかし個々の論ｍａ路は他の論理回
路と関連して動作管する必ｌ！があるため、装置の正常
動作を回復するＫＦ１９セット後の再關処履ＫＪ：ｊ）
障害発生以前の動作状−を論ｍ回路で知る必ｌ！があつ
九。この丸め制御が複雑化し、プ四ダッム制御の論理回
路でにプログラム量が増大してｖｈえ。
ζｔ）ｌ＠＠は前記の欠点を解決するためＩＩＩｇ＆障
害検出回路によ）一つｏｉｗｔｍ回路が異常となりえ場
合でも関連する複数の論ｍ回路を一斉にり七ッ卜するよ
う構成し、その９セット動作によ多これら闘魂する一１
ｉａ路が初期状態よルー斉に動作を再鉋し、＊ｙｍ＊ｓ
開処履プ費グラムを必要としないようにしえものである
。
害検出回路によ）一つｏｉｗｔｍ回路が異常となりえ場
合でも関連する複数の論ｍ回路を一斉にり七ッ卜するよ
う構成し、その９セット動作によ多これら闘魂する一１
ｉａ路が初期状態よルー斉に動作を再鉋し、＊ｙｍ＊ｓ
開処履プ費グラムを必要としないようにしえものである
。
第１図はこの発明の一夾總例を示し、亙に関連してｉる
論理回路１１ ＠ ＩＩ及び１．はそれぞれバルス出力
端子ＴＦ及びリセット端子Ｒｇｔ−亀っている。パルス
出力端子ＴＦｔｊその論理１路が正常に動作する一間中
一期的にパルス列を出力し、９０例ではその出力パルス
は周期ＴＩ（例えばＩＱｍｓ）ではとんど常に高レベル
”Ｈ”ＫＴｏｌ、Ｉ＜ルス幅Ｔ、（例えばＳ＃＄）の間
は低レベル１Ｌ１となる。
論理回路１１ ＠ ＩＩ及び１．はそれぞれバルス出力
端子ＴＦ及びリセット端子Ｒｇｔ−亀っている。パルス
出力端子ＴＦｔｊその論理１路が正常に動作する一間中
一期的にパルス列を出力し、９０例ではその出力パルス
は周期ＴＩ（例えばＩＱｍｓ）ではとんど常に高レベル
”Ｈ”ＫＴｏｌ、Ｉ＜ルス幅Ｔ、（例えばＳ＃＄）の間
は低レベル１Ｌ１となる。
リセット端子ＲＢＫ低レベルが与えられるとその論理回
路はリセットされ、その時その論理囲路のパルス出力端
子ＴＰ、は高レベル″″Ｈ”となる。その後リセット端
子ＲＢが高レベル＠Ｈ’になるとその論理回路は初期化
され動作を開始する。
路はリセットされ、その時その論理囲路のパルス出力端
子ＴＰ、は高レベル″″Ｈ”となる。その後リセット端
子ＲＢが高レベル＠Ｈ’になるとその論理回路は初期化
され動作を開始する。
各論理回路ｌ、〜ＩＩのパルス出力端子Ｔ１！゛には障
害検出回路２１〜２−がそれぞれ接続される。これら障
害検出Ｈ路２．〜２．Ｆｉ入力されるパルスがなくなる
と、これを検出するものであってこの例では単安定マル
チバイブレータｓ１〜３．で構成され、そのマルチバイ
プレー−の入力端子ＤＫ対応するパルス出力端子ＴＦの
出力が与えられその立上りでトリガされ、一定幅のＩ（
ルスを出力する。
害検出回路２１〜２−がそれぞれ接続される。これら障
害検出Ｈ路２．〜２．Ｆｉ入力されるパルスがなくなる
と、これを検出するものであってこの例では単安定マル
チバイブレータｓ１〜３．で構成され、そのマルチバイ
プレー−の入力端子ＤＫ対応するパルス出力端子ＴＦの
出力が与えられその立上りでトリガされ、一定幅のＩ（
ルスを出力する。
これら単安定マルチバイブレータ３１〜３・の各出力パ
ルスの幅Ｔ・はパルス出力端子Ｔ Ｆの出力Ｉ＜ルＸ
！ｌ Ｊ１９ｊ Ｔ １よりも長く、例えば４９ｍ５に
設定される。
ルスの幅Ｔ・はパルス出力端子Ｔ Ｆの出力Ｉ＜ルＸ
！ｌ Ｊ１９ｊ Ｔ １よりも長く、例えば４９ｍ５に
設定される。
これら障害検出ｌ路２□〜２．の例れかからでも障害が
検出されると関連する論理回路１．〜１−はリセットさ
れる。仁のためリセット信号発生□回路１１が設けられ
る。リセット信号発生回路１１は障害検出回路２ｍ〜２
．とそれぞれ対応して単安定マルチバイブレータ４１〜
４．、を備え、これら単安定マルチバイブレータ４．〜
４．の入力端子ＤＫ単安定ｉルチバイプレータ３１〜３
−のＱの出力が与えられ、その立上りでトリガされ比較
的短かい一足幅、例えば１ ｍｓのパルスを出力する。
検出されると関連する論理回路１．〜１−はリセットさ
れる。仁のためリセット信号発生□回路１１が設けられ
る。リセット信号発生回路１１は障害検出回路２ｍ〜２
．とそれぞれ対応して単安定マルチバイブレータ４１〜
４．、を備え、これら単安定マルチバイブレータ４．〜
４．の入力端子ＤＫ単安定ｉルチバイプレータ３１〜３
−のＱの出力が与えられ、その立上りでトリガされ比較
的短かい一足幅、例えば１ ｍｓのパルスを出力する。
これら単安定マルチバイブレータ４．〜４．の各Ｑ出力
はそれぞれ抵抗門管通じてｎｐｎ形トランジスタ５゜〜
５．の各ベースへ供給される。これらトランジス″・〜
５・９で７″′は接地さ１°″′は１にワイヤドオワー
続されて論理回路１１〜１．の各リセット端子ＲＥＫ＠
続されていると共に抵抗器１２を通じて正の電蝕端子１
．３に接続されている。
はそれぞれ抵抗門管通じてｎｐｎ形トランジスタ５゜〜
５．の各ベースへ供給される。これらトランジス″・〜
５・９で７″′は接地さ１°″′は１にワイヤドオワー
続されて論理回路１１〜１．の各リセット端子ＲＥＫ＠
続されていると共に抵抗器１２を通じて正の電蝕端子１
．３に接続されている。
この抵拐器１２及びコレクタの接続点はトランジス゛り
１４のコレクターエミッタを遡じて接地これる。
− このトランジスタ１２１を起動時に初期リセット信号を
発生するためのものであ゛つて、パワオンリセット発生
回路１５の出力がインＩ（−夕１６を通じてトランジス
タ１４のペースに与えちれる。（ハ）路１５は電源端子
１３が抵抗器１７−゛コンデンサ１８を通じて接地され
、抵抗！＃１７及びコンデンサ１８の接続点が回路１５
の出力としてイン、バーク１６へ供給される。
１４のコレクターエミッタを遡じて接地これる。
− このトランジスタ１２１を起動時に初期リセット信号を
発生するためのものであ゛つて、パワオンリセット発生
回路１５の出力がインＩ（−夕１６を通じてトランジス
タ１４のペースに与えちれる。（ハ）路１５は電源端子
１３が抵抗器１７−゛コンデンサ１８を通じて接地され
、抵抗！＃１７及びコンデンサ１８の接続点が回路１５
の出力としてイン、バーク１６へ供給される。
単安星マルチバイブレータ３１〜３．及び４１〜４゜け
゛再トリガ可能な回路になっており、第２図Ａに示すよ
うな単一パルスに対し、では第２図１３に示すように入
力端子りの入力の立上りによってあらかじめ股だされた
時間幅のパルスを出力する。これらマルチバイブレータ
のＱ出力はそのパルス出力ＪｔＪｆ間に１０”となり、
Ｑ出力はその反転出力である。端子りの入力が第３図Ａ
に示すようにパルス列でその絢′期が出力パルス幅よｐ
・もＭｉかい場合はその各入力パルスの立上りととに再
トリガされ、パルス入力が設定された時間以上停止した
、ときに＃Ｉ３図ＢＫ示すように出力がもとに復帰する
。
゛再トリガ可能な回路になっており、第２図Ａに示すよ
うな単一パルスに対し、では第２図１３に示すように入
力端子りの入力の立上りによってあらかじめ股だされた
時間幅のパルスを出力する。これらマルチバイブレータ
のＱ出力はそのパルス出力ＪｔＪｆ間に１０”となり、
Ｑ出力はその反転出力である。端子りの入力が第３図Ａ
に示すようにパルス列でその絢′期が出力パルス幅よｐ
・もＭｉかい場合はその各入力パルスの立上りととに再
トリガされ、パルス入力が設定された時間以上停止した
、ときに＃Ｉ３図ＢＫ示すように出力がもとに復帰する
。
論ｆｍＨ路１．は障害が検出された時に再起動するまで
繰返しリセットを掛けるようＫ・した例を示し１障害検
出回路２．円に論１ｍ回路１．のパルス出力端子ＴＦの
出力とリセット信号発生回路１ ｌ、の出力との論理積
ｔ−ＡＮＤ回路、１９でとって、その出力會単゛安建マ
ルチ−バイブレータ３ｍの入力端子りへ与える゛よ、う
にしている。
繰返しリセットを掛けるようＫ・した例を示し１障害検
出回路２．円に論１ｍ回路１．のパルス出力端子ＴＦの
出力とリセット信号発生回路１ ｌ、の出力との論理積
ｔ−ＡＮＤ回路、１９でとって、その出力會単゛安建マ
ルチ−バイブレータ３ｍの入力端子りへ与える゛よ、う
にしている。
以下で各種のモードにおけるこの発明のリセット（ロ）
路の動作′ｆｔ説明する。・ ＾ 電源投入時 ＰＲの出力は第４図Ａに示すごと、く時点ｔ１で電源投
入されると纂１図中のパワオンリセット発生回路 １５の出力は積分波形で立上る。回路、１５の出力が−
だ電位を越えるとその時点ｔ−，に第４図Ｂ−示すよう
にインバータ１６の出力は低レベル”Ｌ”となル、トラ
ンジスタ１４を導通状層からカットオフ伏線に変化させ
る。一方電源投入時に単安定マルチバイブレータ４重〜
４．の各出力灯低レベル６Ｌ”でトランジスタ５１〜５
１ハカツトオフの状態にるる。従ってリセット伽号発生
崗鮎１１の出力は第４図Ｃに示すように低レベル＠Ｌ”
からｉレベル・Ｈ’ＫＲ化し、−１路１１〜１．を−リ
セット状繍から一斉に動作させる。これによシー周回路
例えばｌ、はその端子Ｔ Ｆから第４図りに示すように
パルス列を送出し、４１！検出回路２□の出力が第４図
ＢＫ示すように低レベル“Ｌ”となり単管ｆマルチバイ
ブレータ４□の出力￥′ｉ第４図１２にポ −すように
低レベル１ＬＭのｔま保存される。
路の動作′ｆｔ説明する。・ ＾ 電源投入時 ＰＲの出力は第４図Ａに示すごと、く時点ｔ１で電源投
入されると纂１図中のパワオンリセット発生回路 １５の出力は積分波形で立上る。回路、１５の出力が−
だ電位を越えるとその時点ｔ−，に第４図Ｂ−示すよう
にインバータ１６の出力は低レベル”Ｌ”となル、トラ
ンジスタ１４を導通状層からカットオフ伏線に変化させ
る。一方電源投入時に単安定マルチバイブレータ４重〜
４．の各出力灯低レベル６Ｌ”でトランジスタ５１〜５
１ハカツトオフの状態にるる。従ってリセット伽号発生
崗鮎１１の出力は第４図Ｃに示すように低レベル＠Ｌ”
からｉレベル・Ｈ’ＫＲ化し、−１路１１〜１．を−リ
セット状繍から一斉に動作させる。これによシー周回路
例えばｌ、はその端子Ｔ Ｆから第４図りに示すように
パルス列を送出し、４１！検出回路２□の出力が第４図
ＢＫ示すように低レベル“Ｌ”となり単管ｆマルチバイ
ブレータ４□の出力￥′ｉ第４図１２にポ −すように
低レベル１ＬＭのｔま保存される。
Ｂ −壇回路１１の動作が停止した場合−周回路ｌ、が
動作を停止し第５−図＾ｉｃ示すように時点ｔ４から出
力端子ＴＦにパルスが送中、されな。
動作を停止し第５−図＾ｉｃ示すように時点ｔ４から出
力端子ＴＦにパルスが送中、されな。
くなる。これにより障害検出回路２．内の準安定マルチ
バイブレータ３１が第５因Ｂ、、に示すように時間Ｔ、
後（Ｄ ＃ＩＬ ” ＊ Ｋ ＩＩ旧し、その晶・、力
４は高レベル＠ｋｌ”となる。これにより彎安定マルチ
バイブレータ４．がト′リガされ、その出力Ｑｒｊ講５
図ＯＫ示すように時間Ｔ４だけ高レベル”Ｈ″となる。
バイブレータ３１が第５因Ｂ、、に示すように時間Ｔ、
後（Ｄ ＃ＩＬ ” ＊ Ｋ ＩＩ旧し、その晶・、力
４は高レベル＠ｋｌ”となる。これにより彎安定マルチ
バイブレータ４．がト′リガされ、その出力Ｑｒｊ講５
図ＯＫ示すように時間Ｔ４だけ高レベル”Ｈ″となる。
この期間トランジスタ５１が導逸し、リセット信号発生
１路ｔｔｖａら第５図りに示すようにその時間Ｔ４だけ
低レベル１Ｌ”となった後再び高レベル′″Ｈ″になる
。従ってすべての論理回路ｌ、〜１．かリセットされ、
古び初期状態から動作を開始する。
１路ｔｔｖａら第５図りに示すようにその時間Ｔ４だけ
低レベル１Ｌ”となった後再び高レベル′″Ｈ″になる
。従ってすべての論理回路ｌ、〜１．かリセットされ、
古び初期状態から動作を開始する。
上記のリセット動作が正常に完ｆした場合パルス出力端
子Ｔ Ｆからは再びパルス列が送出され障害検出回路２
１の出力が第５因Ｂに示すように時点ｔ、に舛び低しベ
ク１Ｌ”とな〕正常な動作モードとなる。しかしリセッ
ト動作が正常になされな刀１つだ場合障害検出回路２．
の出力は高レベル＠Ｈ＃のまま保持され一理回路ｌ、の
再開動作はそれ以上行われない。
子Ｔ Ｆからは再びパルス列が送出され障害検出回路２
１の出力が第５因Ｂに示すように時点ｔ、に舛び低しベ
ク１Ｌ”とな〕正常な動作モードとなる。しかしリセッ
ト動作が正常になされな刀１つだ場合障害検出回路２．
の出力は高レベル＠Ｈ＃のまま保持され一理回路ｌ、の
再開動作はそれ以上行われない。
Ｃ論理回路１．の動作が停止した鳴合
第６ＥＡＩＩＣ示すように論理回路１．力堵か作を停止
し時点１．よりパル子を出力しなくなると、記５Ｎ１１
１゜ についての動作と同様に第６因Ｂ Ｋ示すように時点型
、にｌＩＪ害検小検出回路２り出力が発生して単安定マ
ルチバイブレータ４ｍの出力よシバルスが第６１Ｃに示
すように発生し、第６図りに示すようにリセットパルス
が発生する。単安ずマルチバイブレータ４．０入力には
パルス出力端子ＴＶの出力及びリセットパルスとの一環
積が与えられている丸めリセットパルスの立上り時に単
安定マルチパイプ、 レータ３．はトリガされその出力
が第６因Ｂの時点ｔ、に示すように低レベル＠Ｌ１とな
る。このためリセット動作が正常になされなかった場合
にね第６因Ｂに時点ｔ４に点線で示すように単安ずマル
チバイブレータ３．が復帰した時に再び上記と同様のリ
セット動作が繰返される。
し時点１．よりパル子を出力しなくなると、記５Ｎ１１
１゜ についての動作と同様に第６因Ｂ Ｋ示すように時点型
、にｌＩＪ害検小検出回路２り出力が発生して単安定マ
ルチバイブレータ４ｍの出力よシバルスが第６１Ｃに示
すように発生し、第６図りに示すようにリセットパルス
が発生する。単安ずマルチバイブレータ４．０入力には
パルス出力端子ＴＶの出力及びリセットパルスとの一環
積が与えられている丸めリセットパルスの立上り時に単
安定マルチパイプ、 レータ３．はトリガされその出力
が第６因Ｂの時点ｔ、に示すように低レベル＠Ｌ１とな
る。このためリセット動作が正常になされなかった場合
にね第６因Ｂに時点ｔ４に点線で示すように単安ずマル
チバイブレータ３．が復帰した時に再び上記と同様のリ
セット動作が繰返される。
なお＃！１−において単安定マルチバイブレータ４１〜
４．０出カバトランジスタ５．〜５．を介してワイヤド
オアｏｗｉｔ理をとる構成となっているが、陶塩ゲート
を用いて構成することも可能である。
４．０出カバトランジスタ５．〜５．を介してワイヤド
オアｏｗｉｔ理をとる構成となっているが、陶塩ゲート
を用いて構成することも可能である。
以上説明したようＫこの発明によれば藺易な障害検出１
路によシ複数の論理回路を一斉にリセットするこメがで
きる。％に小規模のシステムでは障害時にも障害前の動
作を回復する仁とに対する要求が少ないので簡易な構成
でシステムリセットできるこむ発明の意義は大きい。
路によシ複数の論理回路を一斉にリセットするこメがで
きる。％に小規模のシステムでは障害時にも障害前の動
作を回復する仁とに対する要求が少ないので簡易な構成
でシステムリセットできるこむ発明の意義は大きい。
を九前記Ｂの場合で示し九ｕ路によればシステム動作に
影響のない論！！鉋路は−にリセットして１復できない
場合、（Ｌれを切離して動作を継続することを行うこと
ができる。一方前記Ｃの場合で示し九回路によればシス
テム動作に不可欠な論理囲路＃Ｃ社正常動作ｔＩｓ始す
るまで繰返しリセットが行われる。このように仁の発明
は論ｍ回路の重＊ｆＫ”応じてこれらのリセット回路を
容ＩＡＫ構成することができる。
影響のない論！！鉋路は−にリセットして１復できない
場合、（Ｌれを切離して動作を継続することを行うこと
ができる。一方前記Ｃの場合で示し九回路によればシス
テム動作に不可欠な論理囲路＃Ｃ社正常動作ｔＩｓ始す
るまで繰返しリセットが行われる。このように仁の発明
は論ｍ回路の重＊ｆＫ”応じてこれらのリセット回路を
容ＩＡＫ構成することができる。
第１図はこの発明の一実施例を示す論理回路図、第２図
、第３図は単安定マルチバイブレータの動作を示すタイ
々ング図、ｍ４図は電源投入時の動作タイ建ング図、第
５図及び第６図はそれぞれ論理回路が停止し九場合の動
作タイミング図である。 １、〜１．：論ｍ回路、２１〜２．：ｌｌｌｌｌ小検出
回路、〜３． 、４．〜匂：単安定マルチバイブレータ
、１１：リセット信号発生回路、１５：パワオンリセッ
ト発生回路、ＴＦ：パルス出力端子、ＲＥ：リセット端
子。 特許出−人 日本電信電話公社 代理人 単針 卓 ！１１＼ 牙 １ 図
、第３図は単安定マルチバイブレータの動作を示すタイ
々ング図、ｍ４図は電源投入時の動作タイ建ング図、第
５図及び第６図はそれぞれ論理回路が停止し九場合の動
作タイミング図である。 １、〜１．：論ｍ回路、２１〜２．：ｌｌｌｌｌ小検出
回路、〜３． 、４．〜匂：単安定マルチバイブレータ
、１１：リセット信号発生回路、１５：パワオンリセッ
ト発生回路、ＴＦ：パルス出力端子、ＲＥ：リセット端
子。 特許出−人 日本電信電話公社 代理人 単針 卓 ！１１＼ 牙 １ 図
Claims (1)
- （１）動作を初期化するえめの９セツト麹子及び正常動
作中Ｋ１１４期的にパルス信号を出力するパルス出力端
子をそれぞれもつ複数の論理−路より′＆る論理装置＃
Ｃおいて、上記各論！１回路のパルス出力端子にそれぞ
れ＊ａされそのパルス信号が一定踊間以上出力されない
とき検出信号を出力する障害検出回路と、これら検出回
路の出力１ｌＩＩＫＩＩＩＩＩ！、されその少なくとも
一つの検出信号が入力されると、リセットパルスを発生
してそＯり七ットバルスを上記すべてＯ論ｍ回路Ｃ）９
−にット端子に供給するリセット信号売主回路とを備え
丸論場装置のリセットａｍ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56139927A JPS5843020A (ja) | 1981-09-05 | 1981-09-05 | 論理装置のリセツト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56139927A JPS5843020A (ja) | 1981-09-05 | 1981-09-05 | 論理装置のリセツト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5843020A true JPS5843020A (ja) | 1983-03-12 |
| JPH0157810B2 JPH0157810B2 (ja) | 1989-12-07 |
Family
ID=15256898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56139927A Granted JPS5843020A (ja) | 1981-09-05 | 1981-09-05 | 論理装置のリセツト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5843020A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6170622A (ja) * | 1984-09-13 | 1986-04-11 | Matsushita Electric Ind Co Ltd | リセツト回路 |
| JPS63167941A (ja) * | 1987-01-05 | 1988-07-12 | Mori Seiki Seisakusho:Kk | マルチプロセツサ暴走停止システム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57130131A (en) * | 1981-02-03 | 1982-08-12 | Nippon Denso Co Ltd | Multiple computer device |
-
1981
- 1981-09-05 JP JP56139927A patent/JPS5843020A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57130131A (en) * | 1981-02-03 | 1982-08-12 | Nippon Denso Co Ltd | Multiple computer device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6170622A (ja) * | 1984-09-13 | 1986-04-11 | Matsushita Electric Ind Co Ltd | リセツト回路 |
| JPS63167941A (ja) * | 1987-01-05 | 1988-07-12 | Mori Seiki Seisakusho:Kk | マルチプロセツサ暴走停止システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0157810B2 (ja) | 1989-12-07 |
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