JPH0157810B2 - - Google Patents
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- Publication number
- JPH0157810B2 JPH0157810B2 JP56139927A JP13992781A JPH0157810B2 JP H0157810 B2 JPH0157810 B2 JP H0157810B2 JP 56139927 A JP56139927 A JP 56139927A JP 13992781 A JP13992781 A JP 13992781A JP H0157810 B2 JPH0157810 B2 JP H0157810B2
- Authority
- JP
- Japan
- Prior art keywords
- reset
- pulse
- circuit
- output
- fault detection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/24—Resetting means
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
この発明は正常動作中にはパルス信号を出力す
る端子及び動作を初期化するためのリセツト端子
をそれぞれ備えた複数の論理回路よりなる論理装
置に対するリセツト回路に関するものである。
る端子及び動作を初期化するためのリセツト端子
をそれぞれ備えた複数の論理回路よりなる論理装
置に対するリセツト回路に関するものである。
従来複数の論理回路を有する装置では個々の論
理回路に独立した障害検出回路を設け、論理回路
の異常動作を検出して対応する論理回路のみをリ
セツトするように構成されていた。しかし個々の
論理回路は他の論理回路と関連して動作をする必
要があるため、装置の正常動作を回復するにはリ
セツト後の再開処理により障害発生以前の動作状
態を論理回路で知る必要があつた。このため制御
が複雑化し、プログラム制御の論理回路ではプロ
グラム量が増大していた。
理回路に独立した障害検出回路を設け、論理回路
の異常動作を検出して対応する論理回路のみをリ
セツトするように構成されていた。しかし個々の
論理回路は他の論理回路と関連して動作をする必
要があるため、装置の正常動作を回復するにはリ
セツト後の再開処理により障害発生以前の動作状
態を論理回路で知る必要があつた。このため制御
が複雑化し、プログラム制御の論理回路ではプロ
グラム量が増大していた。
この発明は前記の欠点を解決するため簡易な障
害検出回路により一つの論理回路が異常となつた
場合でも関連する複数の論理回路を一斉にリセツ
トするよう構成し、更に一部の論理回路には正常
動作を開始するまで繰返しリセツトが行われるよ
う構成し、そのリセツト動作によりこれら関連す
る論理回路が初期状態より一斉に動作を再開し、
特別な再開処理プログラムを必要としないように
したものである。
害検出回路により一つの論理回路が異常となつた
場合でも関連する複数の論理回路を一斉にリセツ
トするよう構成し、更に一部の論理回路には正常
動作を開始するまで繰返しリセツトが行われるよ
う構成し、そのリセツト動作によりこれら関連す
る論理回路が初期状態より一斉に動作を再開し、
特別な再開処理プログラムを必要としないように
したものである。
第１図はこの発明の一実施例を示し、互に関連
している論理回路１1，１2及び１3はそれぞれパ
ルス出力端子TF及びリセツト端子REをもつてい
る。パルス出力端子TFはその論理回路が正常に
動作する期間中周期的にパルス列を出力し、この
例ではその出力パルスは周期T1（例えば10ms）
でほとんど常に高レベル“Ｈ”にあり、パルス幅
T2（例えば5μs）の間は低レベル“Ｌ”となる。
リセツト端子REに低レベルが与えられるとその
論理回路はリセツトされ、その時その論理回路の
パルス出力端子TFは高レベル“Ｈ”となる。そ
の後リセツト端子REが高レベル“Ｈ”になると
その論理回路は初期化され動作を開始する。
している論理回路１1，１2及び１3はそれぞれパ
ルス出力端子TF及びリセツト端子REをもつてい
る。パルス出力端子TFはその論理回路が正常に
動作する期間中周期的にパルス列を出力し、この
例ではその出力パルスは周期T1（例えば10ms）
でほとんど常に高レベル“Ｈ”にあり、パルス幅
T2（例えば5μs）の間は低レベル“Ｌ”となる。
リセツト端子REに低レベルが与えられるとその
論理回路はリセツトされ、その時その論理回路の
パルス出力端子TFは高レベル“Ｈ”となる。そ
の後リセツト端子REが高レベル“Ｈ”になると
その論理回路は初期化され動作を開始する。
各論理回路１1〜１3のパルス出力端子TFには
障害検出回路２1〜２3がそれぞれ接続される。こ
れら障害検出回路２1〜２3は入力されるパルスが
なくなると、これを検出するものであつてこの例
では単安定マルチバイブレータ３1〜３3で構成さ
れ、そのマルチバイブレータの入力端子Ｄに対応
するパルス出力端子TFの出力が与えられその立
上りでトリガされ、一定幅のパルスを出力する。
これら単安定マルチバイブレータ３1〜３3の各出
力パルスの幅T6はパルス出力端子TFの出力パル
ス周期T1よりも長く、例えば40msに設定され
る。
障害検出回路２1〜２3がそれぞれ接続される。こ
れら障害検出回路２1〜２3は入力されるパルスが
なくなると、これを検出するものであつてこの例
では単安定マルチバイブレータ３1〜３3で構成さ
れ、そのマルチバイブレータの入力端子Ｄに対応
するパルス出力端子TFの出力が与えられその立
上りでトリガされ、一定幅のパルスを出力する。
これら単安定マルチバイブレータ３1〜３3の各出
力パルスの幅T6はパルス出力端子TFの出力パル
ス周期T1よりも長く、例えば40msに設定され
る。
これら障害検出回路２1〜２3の何れかからでも
障害が検出されると関連する論理回路１1〜１3は
リセツトされる。このためリセツト信号発生回路
１１が設けられる。リセツト信号発生回路１１は
障害検出回路２1〜２3とそれぞれ対応して単安定
マルチバイブレータ４1〜４3を備え、これら単安
定マルチバイブレータ４1〜４3の入力端子Ｄに単
安定マルチバイブレータ３1〜３3のの出力が与
えられ、その立上りでトリガされ比較的短かい一
定幅、例えば1msのパルスを出力する。これら単
安定マルチバイブレータ４1〜４3の各Ｑ出力はそ
れぞれ抵抗器を通じてnpn形トランジスタ５1〜
５3の各ペースへ供給される。これらトランジス
タ５1〜５3の各エミツタは接地されコレクタは互
にワイヤドオワ接続されて論理回路１1〜１3の各
リセツト端子REに接地されていると共に抵抗器
１２を通じて正の電源端子１３に接続されてい
る。この抵抗器１２及びコレクタの接続点はトラ
ンジスタ１４のコレクターエミツタを通じて接地
される。
障害が検出されると関連する論理回路１1〜１3は
リセツトされる。このためリセツト信号発生回路
１１が設けられる。リセツト信号発生回路１１は
障害検出回路２1〜２3とそれぞれ対応して単安定
マルチバイブレータ４1〜４3を備え、これら単安
定マルチバイブレータ４1〜４3の入力端子Ｄに単
安定マルチバイブレータ３1〜３3のの出力が与
えられ、その立上りでトリガされ比較的短かい一
定幅、例えば1msのパルスを出力する。これら単
安定マルチバイブレータ４1〜４3の各Ｑ出力はそ
れぞれ抵抗器を通じてnpn形トランジスタ５1〜
５3の各ペースへ供給される。これらトランジス
タ５1〜５3の各エミツタは接地されコレクタは互
にワイヤドオワ接続されて論理回路１1〜１3の各
リセツト端子REに接地されていると共に抵抗器
１２を通じて正の電源端子１３に接続されてい
る。この抵抗器１２及びコレクタの接続点はトラ
ンジスタ１４のコレクターエミツタを通じて接地
される。
このトランジスタ１４は起動時に初期リセツト
信号を発生するためのものであつて、パワオンリ
セツト発生回路１５の出力がインバータ１６を通
じてトランジスタ１４のベースに与えられる。回
路１５は電源端子１３が抵孔器１７―コンデンサ
１８を通じて接地され、抵抗器１７及びコンデン
サ１８の接続点が回路１５の出力としてインバー
タ１６へ供給される。
信号を発生するためのものであつて、パワオンリ
セツト発生回路１５の出力がインバータ１６を通
じてトランジスタ１４のベースに与えられる。回
路１５は電源端子１３が抵孔器１７―コンデンサ
１８を通じて接地され、抵抗器１７及びコンデン
サ１８の接続点が回路１５の出力としてインバー
タ１６へ供給される。
単安定マルチバイブレータ３1〜３3及び４1〜
４3は再トリガ可能な回路になつており、第２図
Ａに示すような単一パルスに対しては第２図Ｂに
示すように入力端子Ｄの入力の立上りによつてあ
らかじめ設定された時間幅のパルスを出力する。
これらマルチバイブレータのＱ出力はそのパルス
出力期間に“Ｈ”となり出力はその反転出力で
ある。端子Ｄの入力が第３図Ａに示すようにパル
ス列でその周期が出力パルス幅よりも短かい場合
はその各入力パルスの立上りごとに再トリガさ
れ、パルス入力が設定された時間以上停止したと
きに第３図Ｂに示すように出力がもとに復帰す
る。
４3は再トリガ可能な回路になつており、第２図
Ａに示すような単一パルスに対しては第２図Ｂに
示すように入力端子Ｄの入力の立上りによつてあ
らかじめ設定された時間幅のパルスを出力する。
これらマルチバイブレータのＱ出力はそのパルス
出力期間に“Ｈ”となり出力はその反転出力で
ある。端子Ｄの入力が第３図Ａに示すようにパル
ス列でその周期が出力パルス幅よりも短かい場合
はその各入力パルスの立上りごとに再トリガさ
れ、パルス入力が設定された時間以上停止したと
きに第３図Ｂに示すように出力がもとに復帰す
る。
論理回路１3は障害が検出された時に再起動す
るまで繰返しリセツトを掛けるようにした例を示
し、障害検出回路２3内に論理回路１3のパルス出
力端子TFの出力とリセツト信号発生回路１１の
出力との論理積をAND回路１９でとつて、その
出力を単安定マルチバイブレータ３3の入力端子
Ｄへ与えるようにしている。
るまで繰返しリセツトを掛けるようにした例を示
し、障害検出回路２3内に論理回路１3のパルス出
力端子TFの出力とリセツト信号発生回路１１の
出力との論理積をAND回路１９でとつて、その
出力を単安定マルチバイブレータ３3の入力端子
Ｄへ与えるようにしている。
以下で各種のモードにおけるこの発明のリセツ
ト回路の動作を説明する。
ト回路の動作を説明する。
Ａ 電源投入時
PRの出力は第４図Ａに示すごとく時点t1で電
源投入されると第１図中のパワオンリセツト発生
回路１５のコンデンサ１８が徐々に充電され回路
１５の出力は積分波形で立上る。回路１５の出力
が一定電位を越えるとその時点t2に第４図Ｂに示
すようにインバータ１６の出力は低レベル“Ｌ”
となり、トランジスタ１４を導通状態からカツト
オフ状態に変化させる。一方電源投入時に単安定
マルチバイブレータ４1〜４3の各出力は低レベル
“Ｌ”でトランジスタ５1〜５3はカツトオフの状
態にある。従つてリセツト信号発生回路１１の出
力は第４図Ｃに示すように低レベル“Ｌ”から高
レベル“Ｈ”に変化し、論理回路１1〜１3をリセ
ツト状態から一斉に動作させる。これにより論理
回路例えば１1はその端子TFから第４図Ｄに示す
ようにパルス列を送出し、障害検出回路２1の出
力が第４図Ｅに示すように低レベル“Ｌ”となり
単安定マルチバイブレータ４1の出力は第４図Ｆ
に示すように低レベル“Ｌ”のまま保存される。
源投入されると第１図中のパワオンリセツト発生
回路１５のコンデンサ１８が徐々に充電され回路
１５の出力は積分波形で立上る。回路１５の出力
が一定電位を越えるとその時点t2に第４図Ｂに示
すようにインバータ１６の出力は低レベル“Ｌ”
となり、トランジスタ１４を導通状態からカツト
オフ状態に変化させる。一方電源投入時に単安定
マルチバイブレータ４1〜４3の各出力は低レベル
“Ｌ”でトランジスタ５1〜５3はカツトオフの状
態にある。従つてリセツト信号発生回路１１の出
力は第４図Ｃに示すように低レベル“Ｌ”から高
レベル“Ｈ”に変化し、論理回路１1〜１3をリセ
ツト状態から一斉に動作させる。これにより論理
回路例えば１1はその端子TFから第４図Ｄに示す
ようにパルス列を送出し、障害検出回路２1の出
力が第４図Ｅに示すように低レベル“Ｌ”となり
単安定マルチバイブレータ４1の出力は第４図Ｆ
に示すように低レベル“Ｌ”のまま保存される。
Ｂ 論理回路１1の動作が停止した場合
論理回路１1が動作を停止し第５図Ａに示すよ
うに時点t1から出力端子TFにパルスが送出され
なくなる。これにより障害検出回路２1内の単安
定マルチバイブレータ３1が第５図Ｂに示すよう
に時間T3後の時点t2に復旧し、その出力は高レ
ベル“Ｈ”となる。これにより単安定マルチバイ
ブレータ４1がトリガされ、その出力Ｑは第５図
Ｃに示すように時間T4だけ高レベル“Ｈ”とな
る。この期間トランジスタ５1が導通し、リセツ
ト信号発生回路１１から第５図Ｄに示すようにそ
の時間T4だけ低レベル“Ｌ”となつた後再び高
レベル“Ｈ”になる。従つてすべての論理回路１
１〜１3がリセツトされ、再び初期状態から動作を
開始する。
うに時点t1から出力端子TFにパルスが送出され
なくなる。これにより障害検出回路２1内の単安
定マルチバイブレータ３1が第５図Ｂに示すよう
に時間T3後の時点t2に復旧し、その出力は高レ
ベル“Ｈ”となる。これにより単安定マルチバイ
ブレータ４1がトリガされ、その出力Ｑは第５図
Ｃに示すように時間T4だけ高レベル“Ｈ”とな
る。この期間トランジスタ５1が導通し、リセツ
ト信号発生回路１１から第５図Ｄに示すようにそ
の時間T4だけ低レベル“Ｌ”となつた後再び高
レベル“Ｈ”になる。従つてすべての論理回路１
１〜１3がリセツトされ、再び初期状態から動作を
開始する。
上記のリセツト動作が正常に完了した場合パル
ス出力端子TFからは再びパルス列が送出され障
害検出回路２1の出力が第５図Ｂに示すように時
点t3に再び低レベル“Ｌ”となり正常な動作モー
ドとなる。しかしリセツト動作は正常になされな
かつた場合障害検出回路２1の出力は高レベル
“Ｈ”のまま保持され論理回路１1の再開動作はそ
れ以上行われない。
ス出力端子TFからは再びパルス列が送出され障
害検出回路２1の出力が第５図Ｂに示すように時
点t3に再び低レベル“Ｌ”となり正常な動作モー
ドとなる。しかしリセツト動作は正常になされな
かつた場合障害検出回路２1の出力は高レベル
“Ｈ”のまま保持され論理回路１1の再開動作はそ
れ以上行われない。
Ｃ 論理回路１3の動作が停止した場合
第６図Ａに示すように論理回路１3が動作を停
止し時点t1よりパルスを出力しなくなると、第５
図についての動作と同様に第６図Ｂに示すように
時点t2に障害検出回路２3より出力が発生して単
安定マルチバイブレータ４3の出力よりパルスが
第６図Ｃに示すように発生し、第６図Ｄに示すよ
うにリセツトパルスが発生する。単安定マルチバ
イブレータ３3の入力にはパルス出力端子TFの出
力及びリセツトパルスとの論理積が与えられてい
るためリセツトパルスの立上り時に単安定マルチ
バイブレータ３3はトリガされその出力が第６図
Ｂの時点t3に示すように低レベル“Ｌ”となる。
このためリセツト動作が正常になされなかつた場
合には第６図Ｂに時点t4に点線で示すように単安
定マルチバイブレータ３3が復帰した時に再び上
記と同様のリセツト動作が繰返される。
止し時点t1よりパルスを出力しなくなると、第５
図についての動作と同様に第６図Ｂに示すように
時点t2に障害検出回路２3より出力が発生して単
安定マルチバイブレータ４3の出力よりパルスが
第６図Ｃに示すように発生し、第６図Ｄに示すよ
うにリセツトパルスが発生する。単安定マルチバ
イブレータ３3の入力にはパルス出力端子TFの出
力及びリセツトパルスとの論理積が与えられてい
るためリセツトパルスの立上り時に単安定マルチ
バイブレータ３3はトリガされその出力が第６図
Ｂの時点t3に示すように低レベル“Ｌ”となる。
このためリセツト動作が正常になされなかつた場
合には第６図Ｂに時点t4に点線で示すように単安
定マルチバイブレータ３3が復帰した時に再び上
記と同様のリセツト動作が繰返される。
なお第１図において単安定マルチバイブレータ
４1〜４3の出力はトランジスタ５1〜５3を介して
ワイヤドオアの論理をとる構成となつているが、
論理ゲートを用いて構成することも可能である。
４1〜４3の出力はトランジスタ５1〜５3を介して
ワイヤドオアの論理をとる構成となつているが、
論理ゲートを用いて構成することも可能である。
以上説明したようにこの発明によれば簡易な障
害検出回路により複数の論理回路を一斉にリセツ
トすることができる。特に小規模のシステムでは
障害時にも障害前の動作を回復することに対する
要求が少ないので簡易な構成でシステムリセツト
できるこの発明の意義は大きい。
害検出回路により複数の論理回路を一斉にリセツ
トすることができる。特に小規模のシステムでは
障害時にも障害前の動作を回復することに対する
要求が少ないので簡易な構成でシステムリセツト
できるこの発明の意義は大きい。
また前記Ｂの場合で示した回路によればシステ
ム動作に影響のない論理回路は一度リセツトして
回復できない場合、それを切離して動作を継続す
ることを行うことができる。一方前記Ｃの場合で
示した回路によればシステム動作に不可欠な論理
回路には正常動作を開始するまで繰返しリセツト
が行われる。このようにこの発明は論理回路の重
要度に応じてこれらのリセツト回路を容易に構成
することができる。
ム動作に影響のない論理回路は一度リセツトして
回復できない場合、それを切離して動作を継続す
ることを行うことができる。一方前記Ｃの場合で
示した回路によればシステム動作に不可欠な論理
回路には正常動作を開始するまで繰返しリセツト
が行われる。このようにこの発明は論理回路の重
要度に応じてこれらのリセツト回路を容易に構成
することができる。
第１図はこの発明の一実施例を示す論理回路
図、第２図、第３図は単安定マルチバイブレータ
の動作を示すタイミング図、第４図は電源投入時
の動作タイミング図、第５図及び第６図はそれぞ
れ論理回路が停止した場合の動作タイミング図で
ある。 １1〜１3：論理回路、２1〜２3：障害検出回
路、３1〜３3，４1〜４3：単安定マルチバイブレ
ータ、１１：リセツト信号発生回路、１５：パワ
オンリセツト発生回路、TF：パルス出力端子、
RE：リセツト端子。
図、第２図、第３図は単安定マルチバイブレータ
の動作を示すタイミング図、第４図は電源投入時
の動作タイミング図、第５図及び第６図はそれぞ
れ論理回路が停止した場合の動作タイミング図で
ある。 １1〜１3：論理回路、２1〜２3：障害検出回
路、３1〜３3，４1〜４3：単安定マルチバイブレ
ータ、１１：リセツト信号発生回路、１５：パワ
オンリセツト発生回路、TF：パルス出力端子、
RE：リセツト端子。
Claims (1)
- 【特許請求の範囲】 １ 動作を初期化するためのリセツト端子及び正
常動作中に周期的にパルス信号を出力するパルス
出力端子をそれぞれもつ複数の論理回路よりなる
論理装置において、 上記各論理回路のそれぞれと対応して設けられ
パルス信号が一定期間以上入力されないとき検出
信号を出力する障害検出回路と、 これら検出回路の出力側に接続されその少なく
とも一つの検出信号が入力されると、リセツトパ
ルスを発生してそのリセツトパルスを上記すべて
の論理回路のリセツト端子に供給するリセツト信
号発生回路とを備え、 一部の上記論理回路の出力パルスを一方の入力
とし、リセツトパルスを他方の入力とするAND
回路を設け、その出力を上記対応する障害検出回
路の入力端子に供給し、その他の論理回路の出力
パルスは上記対応する障害検出回路の入力端子に
直接供給することを特徴とする論理装置のリセツ
ト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56139927A JPS5843020A (ja) | 1981-09-05 | 1981-09-05 | 論理装置のリセツト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56139927A JPS5843020A (ja) | 1981-09-05 | 1981-09-05 | 論理装置のリセツト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5843020A JPS5843020A (ja) | 1983-03-12 |
| JPH0157810B2 true JPH0157810B2 (ja) | 1989-12-07 |
Family
ID=15256898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56139927A Granted JPS5843020A (ja) | 1981-09-05 | 1981-09-05 | 論理装置のリセツト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5843020A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6170622A (ja) * | 1984-09-13 | 1986-04-11 | Matsushita Electric Ind Co Ltd | リセツト回路 |
| JPS63167941A (ja) * | 1987-01-05 | 1988-07-12 | Mori Seiki Seisakusho:Kk | マルチプロセツサ暴走停止システム |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57130131A (en) * | 1981-02-03 | 1982-08-12 | Nippon Denso Co Ltd | Multiple computer device |
-
1981
- 1981-09-05 JP JP56139927A patent/JPS5843020A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5843020A (ja) | 1983-03-12 |
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