JPH02119164A - 半導体モジユール - Google Patents
半導体モジユールInfo
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- JPH02119164A JPH02119164A JP1242082A JP24208289A JPH02119164A JP H02119164 A JPH02119164 A JP H02119164A JP 1242082 A JP1242082 A JP 1242082A JP 24208289 A JP24208289 A JP 24208289A JP H02119164 A JPH02119164 A JP H02119164A
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- Japan
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- ceramic
- circuit board
- multilayer circuit
- thermal expansion
- layers
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- H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
-
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
- H05K3/4626—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials
- H05K3/4629—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials laminating inorganic sheets comprising printed circuits, e.g. green ceramic sheets
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
- H05K3/4673—Application methods or materials of intermediate insulating layers not specially adapted to any one of the previous methods of adding a circuit layer
- H05K3/4676—Single layer compositions
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
- H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
- H10W74/15—Encapsulations, e.g. protective coatings characterised by their shape or disposition on active surfaces of flip-chip devices, e.g. underfills
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
- H10W90/734—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、新規なセラミックス多層回路基板に係り、特
にキャリア基板上に搭載した半導体素子を更にセラミッ
クス多層回路板に搭載した半導体モジュールに関する。
にキャリア基板上に搭載した半導体素子を更にセラミッ
クス多層回路板に搭載した半導体モジュールに関する。
また特に、多層回路板に導電性の良い銅または銀導体が
使用でき、しかも半導体素子のはんだ接続部の信頼性が
良い半導体モジュール構造に関する。
使用でき、しかも半導体素子のはんだ接続部の信頼性が
良い半導体モジュール構造に関する。
大型電子計算機の演算速度の高速化には、半導体素子と
それを実装する系での信号伝播速度の高速化が必要であ
る。近年、半導体素子は、高集積技術の発達により大幅
な高速高集積化が実現し、実装技術が演算速度の高速化
に大きな影響を与えるようになってきている。実装技術
としては、半導体素子を高密度に実装し、電気信号の遅
延を小さくするために、セラミックス多層回路基板が用
いられるようになった。従来よりセラミックス多層回路
基板の絶縁材料としては、一般にアルミナが使用されて
いる。しかし、さらに高性能化するために、近年、特公
昭５９−２２３９９号「多層セラミックス基板」に記載
されているような低温焼結基板材料や、特開昭５９−１
１７００号「セラミックス多層配線回路板」に記載され
ているような５ｉｆｔをガラスで結合した低誘電率・低
温焼結材料が研究開発されている。これらの回路板材料
は、内部にできるだけ気孔を含まないように緻密に焼結
させたものであるが、演算速度の高速化に大きな影響を
及ぼす比誘電率は、４〜５程度が限界であつた。
それを実装する系での信号伝播速度の高速化が必要であ
る。近年、半導体素子は、高集積技術の発達により大幅
な高速高集積化が実現し、実装技術が演算速度の高速化
に大きな影響を与えるようになってきている。実装技術
としては、半導体素子を高密度に実装し、電気信号の遅
延を小さくするために、セラミックス多層回路基板が用
いられるようになった。従来よりセラミックス多層回路
基板の絶縁材料としては、一般にアルミナが使用されて
いる。しかし、さらに高性能化するために、近年、特公
昭５９−２２３９９号「多層セラミックス基板」に記載
されているような低温焼結基板材料や、特開昭５９−１
１７００号「セラミックス多層配線回路板」に記載され
ているような５ｉｆｔをガラスで結合した低誘電率・低
温焼結材料が研究開発されている。これらの回路板材料
は、内部にできるだけ気孔を含まないように緻密に焼結
させたものであるが、演算速度の高速化に大きな影響を
及ぼす比誘電率は、４〜５程度が限界であつた。
また、従来より断熱・保温性、軽量化、防音などの目的
で、例えば、特開昭５７−４９２１２号「複合セラミッ
クス電子材料」や特開昭５９−８３９８５号「発泡セラ
ミックス板の製造方法」に記載されているようにセラミ
ックス内部に気孔を含んだ基板が得られている。しかし
、信号伝播速度の高速化が要求される大型電子計算機の
基板材料としては、配慮がなされていなかった。
で、例えば、特開昭５７−４９２１２号「複合セラミッ
クス電子材料」や特開昭５９−８３９８５号「発泡セラ
ミックス板の製造方法」に記載されているようにセラミ
ックス内部に気孔を含んだ基板が得られている。しかし
、信号伝播速度の高速化が要求される大型電子計算機の
基板材料としては、配慮がなされていなかった。
一方、半導体素子は、高速化、高密度化に伴って、放熱
や素子の高速化を計るためにセラミックス多層回路基板
上に直接半導体素子を実装する方式が用いられるように
なってきている。しかしながら、この実装方式において
は、半導体素子のサイズが大きくなるにつれて、半導体
素子材料とセラミックス多層配線回路基板材料との間で
実装時の温度変化によって生ずる応力が大きくなるとい
う問題があった。そのため、セラミックス多層配線回路
基板材料の熱膨張係数を半導体素子のそれに近づけよう
としていた。しかし、配線導体材料として抵抗が小さい
金、銅又は銀などを高密度配線するためには、セラミッ
クス絶縁材料の熱膨張係数をこれらの導体材料に近づけ
なければならない。このように、セラミックス絶縁材料
としては、半導体素子材料及び導体材料の熱膨張係数に
近くすることが要求されている。しかし、これらの相反
する状態での実装技術については配慮されていなかった
。
や素子の高速化を計るためにセラミックス多層回路基板
上に直接半導体素子を実装する方式が用いられるように
なってきている。しかしながら、この実装方式において
は、半導体素子のサイズが大きくなるにつれて、半導体
素子材料とセラミックス多層配線回路基板材料との間で
実装時の温度変化によって生ずる応力が大きくなるとい
う問題があった。そのため、セラミックス多層配線回路
基板材料の熱膨張係数を半導体素子のそれに近づけよう
としていた。しかし、配線導体材料として抵抗が小さい
金、銅又は銀などを高密度配線するためには、セラミッ
クス絶縁材料の熱膨張係数をこれらの導体材料に近づけ
なければならない。このように、セラミックス絶縁材料
としては、半導体素子材料及び導体材料の熱膨張係数に
近くすることが要求されている。しかし、これらの相反
する状態での実装技術については配慮されていなかった
。
セラミックス多層回路基板において、絶縁材料の誘電率
は、信号伝播速度の高速化に対してできるだけ小さいも
のが要求されている。また、導体材料には、電気抵抗の
小さい材料を用いる必要がある。例えば、特開昭５９−
１１７００号「セラミックス多層配線回路板」に記載さ
れているように、低誘電率であるシリカをガラスで結合
した基板材料で、比誘電率が４〜５のものが得られてい
る。さらにこの材料は１０００’Ｃ以下の温度で焼成可
能なため、導体材料として電気抵抗の小さい金、銅又は
銀などが適用可能である。また、セラミックス多層回路
基板材料の熱膨張係数は、半導体素子のそれにできるだ
け近づいており、導体材料のそれとの差が大きくなって
いる。そのため、内部回路を高密度に配線し、しかも半
導体素子を高密度に信頼性良く搭載することに対し、あ
まり配慮がなされていない。
は、信号伝播速度の高速化に対してできるだけ小さいも
のが要求されている。また、導体材料には、電気抵抗の
小さい材料を用いる必要がある。例えば、特開昭５９−
１１７００号「セラミックス多層配線回路板」に記載さ
れているように、低誘電率であるシリカをガラスで結合
した基板材料で、比誘電率が４〜５のものが得られてい
る。さらにこの材料は１０００’Ｃ以下の温度で焼成可
能なため、導体材料として電気抵抗の小さい金、銅又は
銀などが適用可能である。また、セラミックス多層回路
基板材料の熱膨張係数は、半導体素子のそれにできるだ
け近づいており、導体材料のそれとの差が大きくなって
いる。そのため、内部回路を高密度に配線し、しかも半
導体素子を高密度に信頼性良く搭載することに対し、あ
まり配慮がなされていない。
本発明の目的は、より低誘電率のセラミックス絶縁材料
に導体材料として金、銅又は銀のような抵抗の低い材料
を高密度に配線したセラミックス多層回路基板を用いた
半導体モジュールにおいて、半導体素子を高密度に信頼
性良く搭載することができる実装技術を提供することに
ある。
に導体材料として金、銅又は銀のような抵抗の低い材料
を高密度に配線したセラミックス多層回路基板を用いた
半導体モジュールにおいて、半導体素子を高密度に信頼
性良く搭載することができる実装技術を提供することに
ある。
本発明は、セラミックス層と配線導体層とを交互に積層
したセラミックス多層回路板を有する半導体モジュール
において、前記セラミックス層はその熱膨張係数が前記
配線導体の熱膨張係数より小さく且つ前記配線導体層の
熱膨張係数の２分の１以上であり、前記配線導体層の融
点以下で軟化するガラスよりなることを特徴とするセラ
ミックス多層回路板を有することにある。
したセラミックス多層回路板を有する半導体モジュール
において、前記セラミックス層はその熱膨張係数が前記
配線導体の熱膨張係数より小さく且つ前記配線導体層の
熱膨張係数の２分の１以上であり、前記配線導体層の融
点以下で軟化するガラスよりなることを特徴とするセラ
ミックス多層回路板を有することにある。
セラミックス層の熱膨張係数は７．２ Ｘ １０−″６
／℃以上及びｌ Ｍ Ｈｚにおける比誘電率が４．５以
下であり、前記配線導体層は金、銀又は銅のいずれかで
ある。
／℃以上及びｌ Ｍ Ｈｚにおける比誘電率が４．５以
下であり、前記配線導体層は金、銀又は銅のいずれかで
ある。
更に、セラミックス多層回路板はセラミックス層中に粒
径１００μｍ以下の中空シリカを分散させることで、よ
り低誘電率とすることができる。
径１００μｍ以下の中空シリカを分散させることで、よ
り低誘電率とすることができる。
中空シリカの含有量はセラミックス層の３５〜６０体積
％が好ましい。
％が好ましい。
上記目的の１つであるセラミックス絶縁材料の比誘電率
を下げるためには、低誘電率のフィシをガラスで結合し
たものが考えられるが、低誘電率のフィシとしては、無
機材料中量も誘電率が小さいのがシリカであり、シリカ
の比誘電率は約４であるので比誘電率が４以下のセラミ
ックス絶縁材料を作ることは従来のセラミックスを緻密
に焼結する方法では困難である。そこで、比誘電率を４
よりさらに下げるためには、空気の比誘電率が約１であ
るため、セラミックス絶縁材料中に気孔を含ませればよ
いと考えた。従来から、断熱、防音などの目的で構造材
料に気孔をたくさん含ませたものは知られているが、一
般にこのような材料に含まれている気孔は、数ｍ程度と
大きく、多層回路板には適用し難い。そこで、多層回路
板に使用するためには、内部配線が非常に高集積化され
、短絡や断線の危険があるために少なくとも気孔の径は
１００μｍ以下に微細化する必要がある。
を下げるためには、低誘電率のフィシをガラスで結合し
たものが考えられるが、低誘電率のフィシとしては、無
機材料中量も誘電率が小さいのがシリカであり、シリカ
の比誘電率は約４であるので比誘電率が４以下のセラミ
ックス絶縁材料を作ることは従来のセラミックスを緻密
に焼結する方法では困難である。そこで、比誘電率を４
よりさらに下げるためには、空気の比誘電率が約１であ
るため、セラミックス絶縁材料中に気孔を含ませればよ
いと考えた。従来から、断熱、防音などの目的で構造材
料に気孔をたくさん含ませたものは知られているが、一
般にこのような材料に含まれている気孔は、数ｍ程度と
大きく、多層回路板には適用し難い。そこで、多層回路
板に使用するためには、内部配線が非常に高集積化され
、短絡や断線の危険があるために少なくとも気孔の径は
１００μｍ以下に微細化する必要がある。
セラミックス内部に気孔を含んだ絶縁材料を作製するに
は、例えばセラミックス粉末と発泡剤をいっしょに混合
し、焼成中に発泡させて気孔を含むセラミックスを作る
方法や、内部が中空になっている中空微小球をセラミッ
クス粉末に混合して焼結する方法等が考えられるが、発
泡剤を利用する方法は、均一で微細な気孔をセラミック
ス中に多数分散させるのは困難であるため、中空微小球
とセラミックスを複合する方法を採用した。この中空微
小球は、比誘電率をできるだけ小さくするために、無機
材料中量も誘電率の小さいシリカを主成分とした中空の
シリカ微小球を採用し、粒径は１００μｍ以下のものを
逍んだ。また、中空のシリカ微小球を結合するセラミッ
クスとしては、金、銅又は銀などの配線導体材料の融点
以下で焼結させる必要があるので、これらの融点以下の
温度で軟化するガラス又は結晶化ガラスで結合した。
は、例えばセラミックス粉末と発泡剤をいっしょに混合
し、焼成中に発泡させて気孔を含むセラミックスを作る
方法や、内部が中空になっている中空微小球をセラミッ
クス粉末に混合して焼結する方法等が考えられるが、発
泡剤を利用する方法は、均一で微細な気孔をセラミック
ス中に多数分散させるのは困難であるため、中空微小球
とセラミックスを複合する方法を採用した。この中空微
小球は、比誘電率をできるだけ小さくするために、無機
材料中量も誘電率の小さいシリカを主成分とした中空の
シリカ微小球を採用し、粒径は１００μｍ以下のものを
逍んだ。また、中空のシリカ微小球を結合するセラミッ
クスとしては、金、銅又は銀などの配線導体材料の融点
以下で焼結させる必要があるので、これらの融点以下の
温度で軟化するガラス又は結晶化ガラスで結合した。
結晶化ガラスとは、加熱すると非晶質の状態から結晶相
が析出するものであり、低温焼結性と強度を有している
。
が析出するものであり、低温焼結性と強度を有している
。
中空のシリカ微小球としては、１００μｍ以下程度の微
細なものが必要であるため、以下のようにして作製した
ものを使用した。っまりＮａを含有したシリカをスプレ
ードライ法で中空の造粒粉とし、これを急速加熱して中
空とし、冷却後酸処理、水洗等を行ってＮａ含有量を２
ｗｔ％以下としたものを使用した。Ｎａ含有量が２ｗｔ
％以下であれば、１０００℃以下の温度では軟化現象が
なく、十分な耐熱温度を有している。
細なものが必要であるため、以下のようにして作製した
ものを使用した。っまりＮａを含有したシリカをスプレ
ードライ法で中空の造粒粉とし、これを急速加熱して中
空とし、冷却後酸処理、水洗等を行ってＮａ含有量を２
ｗｔ％以下としたものを使用した。Ｎａ含有量が２ｗｔ
％以下であれば、１０００℃以下の温度では軟化現象が
なく、十分な耐熱温度を有している。
他の目的である低抵抗の導体材料を高密度に配線するた
めには、セラミックス絶縁材料を導体材の熱膨張係数差
を小さくする必要がある。また、導体材料としても、電
気抵抗をできるだけ小さくするために、純金属に近い程
望ましい。すなわち。
めには、セラミックス絶縁材料を導体材の熱膨張係数差
を小さくする必要がある。また、導体材料としても、電
気抵抗をできるだけ小さくするために、純金属に近い程
望ましい。すなわち。
金、銅又は銀の熱膨張係数が、各々１．４４ Ｘ１０
−’／℃、 １．６８ｘ１０−５／℃又は１．９２Ｘ１
０”−５／’Ｃと大きいため、応力解析の結果よりセラ
ミックス絶縁材料としてもこれらの熱膨張係数の２分の
１以上でなければならない。このことより、金を導体材
料に使用する場合には、セラミックス絶縁材料の熱膨張
係数は、７．２ Ｘ １０”” ／°Ｃ以上でなければ
ならない。また、銅を導体材料に使用する場合には、セ
ラミックス絶縁材料の熱膨張係数は、８．４Ｘ１０−６
／℃以上でなければならない。このことから、従来から
セラミックス絶縁材料の熱膨張係数を半導体素子である
シリコンに近づけようとしていたが、高密度配線とする
ためには、逆に導体材料の熱膨張係数は近いように大き
くする必要がある。そのため、セラミックス多層回路板
としては、熱膨張係数が比較的大きくなるため、半導体
素子であるシリコンを直接搭載することは困難である。
−’／℃、 １．６８ｘ１０−５／℃又は１．９２Ｘ１
０”−５／’Ｃと大きいため、応力解析の結果よりセラ
ミックス絶縁材料としてもこれらの熱膨張係数の２分の
１以上でなければならない。このことより、金を導体材
料に使用する場合には、セラミックス絶縁材料の熱膨張
係数は、７．２ Ｘ １０”” ／°Ｃ以上でなければ
ならない。また、銅を導体材料に使用する場合には、セ
ラミックス絶縁材料の熱膨張係数は、８．４Ｘ１０−６
／℃以上でなければならない。このことから、従来から
セラミックス絶縁材料の熱膨張係数を半導体素子である
シリコンに近づけようとしていたが、高密度配線とする
ためには、逆に導体材料の熱膨張係数は近いように大き
くする必要がある。そのため、セラミックス多層回路板
としては、熱膨張係数が比較的大きくなるため、半導体
素子であるシリコンを直接搭載することは困難である。
半導体素子であるシリコンを高密度に実装するためには
、新しい実装方法を考えなければならない。そこで、セ
ラミックス多層回路基板と半導体素子の間にキャリア基
板を設け、セラミックス多層回路板と半導体素子との熱
膨張係数差を緩和することを考えた。まず、半導体素子
をキャリア基板にはんだバンプで直接搭載した。次に、
半導体素子とキャリア基板の間に、はんだと同等の熱膨
張係数をもつ有機材料を主成分とする材料を挿入した。
、新しい実装方法を考えなければならない。そこで、セ
ラミックス多層回路基板と半導体素子の間にキャリア基
板を設け、セラミックス多層回路板と半導体素子との熱
膨張係数差を緩和することを考えた。まず、半導体素子
をキャリア基板にはんだバンプで直接搭載した。次に、
半導体素子とキャリア基板の間に、はんだと同等の熱膨
張係数をもつ有機材料を主成分とする材料を挿入した。
その後、セラミックス多層回路基板上にはんだバンプで
接続し、モジュールとした。この場合、キャリア基板と
セラミックス多層回路基板は、はんだのみで接続されて
いるため、その接続部の信頼性の面から、キャリア基板
とセラミックス多層回路基板の熱膨張係数は、はぼ同じ
でなければならない。応力解析及び熱サイクル試験の結
果から、キャリア基板とセラミックス多層回路基板の熱
膨張係数の差は、ＩＸ １０−’／”Ｃ以下でなければ
いけない。一方、半導体素子とキャリア基板の熱膨張係
数の差による熱応力は、その間に挿入する有機材料を主
成分とする材料により緩和され、その熱膨張係数差がＩ
Ｘ １０−ＩＳ／’Ｃまで、接続部の信頼性が保持でき
ることを、熱サイクル試験及び応力解析により確認した
。このことにより、半導体素子より熱膨張係数が大きい
セラミックス多層回路基板が使用できる実装方式とする
ことができた。また、これらの接続に使用するはんだ材
料は、プロセス上、異なる融点でなければならない、す
なわち、半導体素子とキャリア基板の接続に用いるはん
だ材料は、キャリア基板とセラミックス多層回路板の接
続に用いるはんだ材料より高融点でなければならない。
接続し、モジュールとした。この場合、キャリア基板と
セラミックス多層回路基板は、はんだのみで接続されて
いるため、その接続部の信頼性の面から、キャリア基板
とセラミックス多層回路基板の熱膨張係数は、はぼ同じ
でなければならない。応力解析及び熱サイクル試験の結
果から、キャリア基板とセラミックス多層回路基板の熱
膨張係数の差は、ＩＸ １０−’／”Ｃ以下でなければ
いけない。一方、半導体素子とキャリア基板の熱膨張係
数の差による熱応力は、その間に挿入する有機材料を主
成分とする材料により緩和され、その熱膨張係数差がＩ
Ｘ １０−ＩＳ／’Ｃまで、接続部の信頼性が保持でき
ることを、熱サイクル試験及び応力解析により確認した
。このことにより、半導体素子より熱膨張係数が大きい
セラミックス多層回路基板が使用できる実装方式とする
ことができた。また、これらの接続に使用するはんだ材
料は、プロセス上、異なる融点でなければならない、す
なわち、半導体素子とキャリア基板の接続に用いるはん
だ材料は、キャリア基板とセラミックス多層回路板の接
続に用いるはんだ材料より高融点でなければならない。
有機樹脂中には、ゴム粒子及びセラミックス粉を混入す
ることが好ましく、前者は樹脂１００重量部に対し、５
〜１０重量部が混入され、後者は全体として３５〜６０
体積％混入するのが好ましい。
ることが好ましく、前者は樹脂１００重量部に対し、５
〜１０重量部が混入され、後者は全体として３５〜６０
体積％混入するのが好ましい。
前記ゴム粒子はポリブタジェン及び／またはシリコンゴ
ムの１種以上、及び前記セラミックス粉は石英、炭化シ
リコン、窒化シリコン、炭酸カルシウム、ベリリウムを
含有する炭化シリコンの１種以上からなるのが好ましい
。
ムの１種以上、及び前記セラミックス粉は石英、炭化シ
リコン、窒化シリコン、炭酸カルシウム、ベリリウムを
含有する炭化シリコンの１種以上からなるのが好ましい
。
キャリア基板及び多層回路板としてセラミックス層は次
の組成（重量％）のガラスからなるものが好ましい。
の組成（重量％）のガラスからなるものが好ましい。
重量で５ｉＯｚ２０〜９５％にＡＱｘＯｓ２５％以下、
Ｍｇ０１５〜２５％、ＢｚＯａ５０％以下。
Ｍｇ０１５〜２５％、ＢｚＯａ５０％以下。
Ｚｎ０１５〜２５％、ＣａＯ１０〜２５％及びＬｉｚ０
４〜２０％の少なくとも１種を含むものが好ましい。よ
り具体的には次の通りである。
４〜２０％の少なくとも１種を含むものが好ましい。よ
り具体的には次の通りである。
（１）ＳｉＯｚ ５０〜７０％、ＡＱｚＯａ１５〜２５
％及びＭｇＯ１５〜２５％。
％及びＭｇＯ１５〜２５％。
更に、これにＢ２Ｏ３，に２０ ＋ Ｐ ｘ Ｏｓ ｐ
ＺｒＯｚ、ＣａＦｚｔ ＡｕＮ＋ Ｃ８２０，Ｖａｎｓ
の１種以上を５％以下含むことができる。
ＺｒＯｚ、ＣａＦｚｔ ＡｕＮ＋ Ｃ８２０，Ｖａｎｓ
の１種以上を５％以下含むことができる。
（２）ＳｉＯｚ７０〜９５％、Ｌｉｚ０４〜１５゜ＡＱ
２０３１〜ｌＯ％、に２０ｔ Ｍ ｇ Ｏ及びＢ２Ｏ３
の１種以上を５％以下。
２０３１〜ｌＯ％、に２０ｔ Ｍ ｇ Ｏ及びＢ２Ｏ３
の１種以上を５％以下。
更に、これにＰｔＯ２，Ｚ’ｒＯｚ、ＣａＦｚ ｔＡＱ
Ｎ、Ｃ５ｚｏ、Ｖａｎｓの少なくとも１種を５％以下含
むことができる。
Ｎ、Ｃ５ｚｏ、Ｖａｎｓの少なくとも１種を５％以下含
むことができる。
（３）ＳｉＯｚ ３０〜５０％、８２０３３０〜５０％
。
。
ＣａＯ１０〜２５％及びＬａｚｏ １０〜２０％。
更に、これにに２０ 、ＭｇＯ，ＣａＦｚ。
Ｐ２Ｏ５，Ｚｒ０ｚ、ＡＲＮ、Ｃ５ｚＯ及びｖｚｏａの
１種以上を５％以下含むことができる。
１種以上を５％以下含むことができる。
（４）Ｓ ｉ０２５５〜８２％、８２０ａｌ ５〜２５
％。
％。
Ｌｉｚｏ ２〜１５％及びＡＭ２０３１〜１０％。
更に、ＣａＦｚ ＋ Ｐｉｅｓ、Ｚｒ０ｚ、ＡＱＮ。
Ｃｓ ｚｏ ＋ Ｖ２Ｏ５１Ｍ ｇ Ｏ＋ Ｋ２Ｏ（７
） １種以上を５％以下含むことができる。
） １種以上を５％以下含むことができる。
（５） Ｓ ｉ Ｏｘ ５５〜６５％、ＺｎＯ１５〜２
５％。
５％。
ＡＱｚ○３．Ｌｉｚｏ及びＫ ２０の少なくとも２種を
１０％以下。
１０％以下。
更に、ＢｚＯａ、Ｃａ Ｆ２．ＭｇＯ，に２０１Ｐ２０
３．Ｚ ｒＯ２ｔ ＡＱ Ｎ、ＣＳ２０．ＶｚＯｓの少
な（とも１種を５％以下含むことができる。
３．Ｚ ｒＯ２ｔ ＡＱ Ｎ、ＣＳ２０．ＶｚＯｓの少
な（とも１種を５％以下含むことができる。
（６）ＳｉＯｚ ２０〜３０％、Ｌｉ２０１０〜１５％
、８２０３４０〜５０％及びＣａ０１５〜２５％。
、８２０３４０〜５０％及びＣａ０１５〜２５％。
更に、Ｃａ ＦＺ、ＡＱ２０３．に２０１ Ｐ２０１１
１ＺｒＯ２，ＡＱＮ、Ｃ５ｚＯ，Ｖ２Ｏ５の少なくとも
１種を５％以下含むことができる。
１ＺｒＯ２，ＡＱＮ、Ｃ５ｚＯ，Ｖ２Ｏ５の少なくとも
１種を５％以下含むことができる。
比誘電率が３．０〜４．５のセラミックス絶縁材料と、
抵抗が小さい金、銅又は銀を主成分とする配線導体材料
を高密度配線したセラミックス多層回路基板は熱膨張係
数が、半導体素子の熱膨張係数より、大きいために、半
導体素子とセラミックス多層回路基板の間にセラミック
ス多層回路基板と同等の熱膨張係数をもつキャリア基板
を設けはんだにより接続し、かつ、半導体素子とキャリ
ア基板の間に、はんだと同等の熱膨張係数をもつ有機材
料を主成分とする材料を挿入することにより、はんだ接
続部の信頼性が向上した。このように、熱膨張係数が比
較的大きいセラミックス多層回路基板を用いた場合でも
、半導体素子を高密度でしかも接続部の信頼性が高い実
装方式が得られた。
抵抗が小さい金、銅又は銀を主成分とする配線導体材料
を高密度配線したセラミックス多層回路基板は熱膨張係
数が、半導体素子の熱膨張係数より、大きいために、半
導体素子とセラミックス多層回路基板の間にセラミック
ス多層回路基板と同等の熱膨張係数をもつキャリア基板
を設けはんだにより接続し、かつ、半導体素子とキャリ
ア基板の間に、はんだと同等の熱膨張係数をもつ有機材
料を主成分とする材料を挿入することにより、はんだ接
続部の信頼性が向上した。このように、熱膨張係数が比
較的大きいセラミックス多層回路基板を用いた場合でも
、半導体素子を高密度でしかも接続部の信頼性が高い実
装方式が得られた。
また、半導体素子を搭載したキャリア基板とセラミック
ス多層回路基板を接続しているはんだ部で、離着が可能
であり、半導体素子表面を保護することができた。
ス多層回路基板を接続しているはんだ部で、離着が可能
であり、半導体素子表面を保護することができた。
［実施例〕
以下、本発明の一実施例を説明する。なお、以下の記載
中、特に断らない限り１部とあるのは重量部を、％とあ
るのは重量％を意味する。
中、特に断らない限り１部とあるのは重量部を、％とあ
るのは重量％を意味する。
実施例１
平均粒径２８μｍの中空シリカ微か球４０部に第１表に
示すガラス組成粉末（平均粒径１μｍ）６０部を配合し
、平均重合度１０００のポリビニルブチラール樹脂１２
．５部、ブチルフタリルグリコ−り酸ブチル４．０部、
トリクロロエチレン６２．０部、テトラクロロエチレン
１６．０部、ｎ−ブチルアルコール２２．０部を加え、
湿式ボールミルで８時間混合し、スラリを作製した。次
に。
示すガラス組成粉末（平均粒径１μｍ）６０部を配合し
、平均重合度１０００のポリビニルブチラール樹脂１２
．５部、ブチルフタリルグリコ−り酸ブチル４．０部、
トリクロロエチレン６２．０部、テトラクロロエチレン
１６．０部、ｎ−ブチルアルコール２２．０部を加え、
湿式ボールミルで８時間混合し、スラリを作製した。次
に。
攪拌真空説気装置により、ボールミル時に混入した気泡
を除去するとともに、適当な粘度に調節した。次に、ス
ラリをドクターブレード法を用いて、シリコーン処理し
たポリエステルフィルム支持体上に０．２ｍｎの厚さに
塗布し、乾燥炉内で溶媒を除去し、グリーンシートを作
製した。
を除去するとともに、適当な粘度に調節した。次に、ス
ラリをドクターブレード法を用いて、シリコーン処理し
たポリエステルフィルム支持体上に０．２ｍｎの厚さに
塗布し、乾燥炉内で溶媒を除去し、グリーンシートを作
製した。
グリーンシートを２１０ｒＩｎ角に切断し、１００°Ｃ
で５ｋｇｆ／■２の圧力でプレス処理を行い、グリーン
シート上の凹凸を除去した。次に、パンチ器を用いて、
２００ｎｎ角に切断し、ガイド用の穴を施こした。その
後、このガイド用の穴を利用してグリーンシートを固定
し、電子ビーム法により所定位置に径０．ＩＲＩ のス
ルーホールをあけた６さらに、金粉末二ニトロセルロー
ス：エチルセルロース：ポリビニルブチラール：トリク
ロロエチレン＝１００：３：１：２：２３ （重量比）
の導体ペーストをグリーンシートにあけたスルーホール
を充填し、次に、スクリーン印刷法により所定回路パタ
ーンにしたがって上記導体ペーストを印刷する。これら
のグリーンシートをガイド用の穴の位置を合わせて５０
枚積層し、１２０°Ｃで２５ｋｇｆ／ａｎｚの圧力で積
層した。次に、外形切断し、１５０ ｎｗｎ角のグリー
ンシート１Ｍ層板とし、大気雰囲気焼成炉内にセットし
た。最高温度８５０〜９６０℃で、１時間保持し焼成し
た。このようにして、１２０ｍ＋角、厚さ７ＩＩｎのセ
ラミックス多層回路基板を作製した。
で５ｋｇｆ／■２の圧力でプレス処理を行い、グリーン
シート上の凹凸を除去した。次に、パンチ器を用いて、
２００ｎｎ角に切断し、ガイド用の穴を施こした。その
後、このガイド用の穴を利用してグリーンシートを固定
し、電子ビーム法により所定位置に径０．ＩＲＩ のス
ルーホールをあけた６さらに、金粉末二ニトロセルロー
ス：エチルセルロース：ポリビニルブチラール：トリク
ロロエチレン＝１００：３：１：２：２３ （重量比）
の導体ペーストをグリーンシートにあけたスルーホール
を充填し、次に、スクリーン印刷法により所定回路パタ
ーンにしたがって上記導体ペーストを印刷する。これら
のグリーンシートをガイド用の穴の位置を合わせて５０
枚積層し、１２０°Ｃで２５ｋｇｆ／ａｎｚの圧力で積
層した。次に、外形切断し、１５０ ｎｗｎ角のグリー
ンシート１Ｍ層板とし、大気雰囲気焼成炉内にセットし
た。最高温度８５０〜９６０℃で、１時間保持し焼成し
た。このようにして、１２０ｍ＋角、厚さ７ＩＩｎのセ
ラミックス多層回路基板を作製した。
キャリア基板は、セラミックス多層回路基板と同様の方
法で作製した。異なる点は、スルーホール位置、配線パ
ターン、積層枚数７枚で、焼成後のキャリア基板の寸法
が１１ｍｍ角、厚さ１ｍｍであることである。
法で作製した。異なる点は、スルーホール位置、配線パ
ターン、積層枚数７枚で、焼成後のキャリア基板の寸法
が１１ｍｍ角、厚さ１ｍｍであることである。
キャリア基板に１０ｍｍ角の半導体素子（シリコン）を
９５％鉛−５％スズはんだで接続した。次に、キャリア
基板と半導体素子の間に、エポキシ樹脂（ＥＰ−８２８
）１００部とポリブタジェン（ＣＴＩ３Ｎ１３００ Ｘ
９ ） ５〜１０部の混合有機物に、平均粒径１μｍ
の石英粉末を３５〜６０体積％混合したはんだ材料と同
等の熱膨張係数である材料を挿入した。次に、コバール
ピンを金−ゲルマニウムろうで接続したセラミックス多
Ｍ回路基板上に、９Ｘ９＝８１個のキャリア基板（半導
体素子を接続し、有機材料を主成分とした材料を挿入し
たもの）を６０％鉛−４０％スズはんだで接続し、半導
体モジュールを作製した。
９５％鉛−５％スズはんだで接続した。次に、キャリア
基板と半導体素子の間に、エポキシ樹脂（ＥＰ−８２８
）１００部とポリブタジェン（ＣＴＩ３Ｎ１３００ Ｘ
９ ） ５〜１０部の混合有機物に、平均粒径１μｍ
の石英粉末を３５〜６０体積％混合したはんだ材料と同
等の熱膨張係数である材料を挿入した。次に、コバール
ピンを金−ゲルマニウムろうで接続したセラミックス多
Ｍ回路基板上に、９Ｘ９＝８１個のキャリア基板（半導
体素子を接続し、有機材料を主成分とした材料を挿入し
たもの）を６０％鉛−４０％スズはんだで接続し、半導
体モジュールを作製した。
作製したセラミックス多層回路基板の特性とモジュール
基板におけるはんだ接続部の信頼性について第２表に示
す。セラミックス多層回路基板に使用したセラミックス
絶縁材料は、比誘電率３．０〜４．５（ＩＭＨｚ）であ
り、電気信号の遅延時間は５．７〜７．０ｎｓであった
。これは、アルミナを主成分としたセラミックス多層回
路基板においては、比誘電率が９．５ と大きく、電気
信号の遅延時間が１０．２ｎｓ であったため、これ
に比べて、３１〜４４％高速化ができた。また５Ｎα２
０のセラミックス多層回路基板は、熱膨張係数が７．０
〜９．０×１０−６７℃であったため、一部ノ材料系で
、内部配線導体材料の金とセラミックス絶縁材料との熱
膨張係数差により、内部にクラックが発生したものがあ
った。しかし、Ｎα２１〜３８のセラミックス多層回路
基板は、熱膨張係数が８．０〜１３．Ｏｘ １０″″Ｂ
／’Ｃ１’あルタメ、内部配線導体材料である金とのマ
ツチングが良く基板内部にクラックの発生は無かった。
基板におけるはんだ接続部の信頼性について第２表に示
す。セラミックス多層回路基板に使用したセラミックス
絶縁材料は、比誘電率３．０〜４．５（ＩＭＨｚ）であ
り、電気信号の遅延時間は５．７〜７．０ｎｓであった
。これは、アルミナを主成分としたセラミックス多層回
路基板においては、比誘電率が９．５ と大きく、電気
信号の遅延時間が１０．２ｎｓ であったため、これ
に比べて、３１〜４４％高速化ができた。また５Ｎα２
０のセラミックス多層回路基板は、熱膨張係数が７．０
〜９．０×１０−６７℃であったため、一部ノ材料系で
、内部配線導体材料の金とセラミックス絶縁材料との熱
膨張係数差により、内部にクラックが発生したものがあ
った。しかし、Ｎα２１〜３８のセラミックス多層回路
基板は、熱膨張係数が８．０〜１３．Ｏｘ １０″″Ｂ
／’Ｃ１’あルタメ、内部配線導体材料である金とのマ
ツチングが良く基板内部にクラックの発生は無かった。
一方、半導体モジュールにおいては、−５５℃〜１５０
℃の熱サイクルを３０００回繰り返しても全くはんだ接
続部に断線を生じなかった。これは、大形電子計算機に
要求されている寿命を十分に満足するものであった。
℃の熱サイクルを３０００回繰り返しても全くはんだ接
続部に断線を生じなかった。これは、大形電子計算機に
要求されている寿命を十分に満足するものであった。
実施例２
下記の点を変更した以外は上記実施例１と同様にして半
導体モジュールを作製した。
導体モジュールを作製した。
・平均重合度１０００のポリビニルブチラール樹脂の代
りにポリメタクリレート樹脂を使用。
りにポリメタクリレート樹脂を使用。
・ブチルフタリルグリコール酸ブチルの代りにフタル酸
ジエチルを使用。
ジエチルを使用。
・金粉末の代りに銅粉末を使用。
・ポリビニルブチラールの代りにポリメタクリレートを
使用。
使用。
・大気雰囲気焼成炉の代りに窒素雰囲気焼成炉を使用。
作製したセラミックス多層回路基板の特性とモジュール
基板におけるはんだ接続部の信頼性について第３表に示
す。セラミックス多層回路基板に使用したセラミックス
絶縁材料は、比誘電率３．０〜４．５（ＩＭＨｚ）であ
り、電気信号の遅延時間は５．７〜７．０ｎｓであった
。これは、アルミナ系セラミックス多層回路基板に比べ
て、３１〜４４％高速化ができた。また、Ｎα３９，４
８゜５４及び５５のセラミックス多層回路基板は、熱膨
張係数が内部配線導体材料である銅の熱膨張係数の０．
５ 倍以下のものが一部の材料系で存在し、銅とセラミ
ックス絶縁材料とのマツチングがとれず、クラックの発
生したものがあった。しかし、これら以外のセラミック
ス多層回路基板においては、クラックの発生がなく銅と
セラミックス絶縁材料のマツチングが良かった。一方、
モジュールにおいては、−５５〜１５０℃の熱サイクル
を３０００回繰り返した結果、Ｎα４４，４９及び５２
ではんだ接続部にクラックが発生したものがあり、熱サ
イクルを繰り返すと、断線を生じる可能性ができた。こ
れら以外は、はんだ接続部に変化がなく、十分実使用に
耐えうるちのであることが確認できた。
基板におけるはんだ接続部の信頼性について第３表に示
す。セラミックス多層回路基板に使用したセラミックス
絶縁材料は、比誘電率３．０〜４．５（ＩＭＨｚ）であ
り、電気信号の遅延時間は５．７〜７．０ｎｓであった
。これは、アルミナ系セラミックス多層回路基板に比べ
て、３１〜４４％高速化ができた。また、Ｎα３９，４
８゜５４及び５５のセラミックス多層回路基板は、熱膨
張係数が内部配線導体材料である銅の熱膨張係数の０．
５ 倍以下のものが一部の材料系で存在し、銅とセラミ
ックス絶縁材料とのマツチングがとれず、クラックの発
生したものがあった。しかし、これら以外のセラミック
ス多層回路基板においては、クラックの発生がなく銅と
セラミックス絶縁材料のマツチングが良かった。一方、
モジュールにおいては、−５５〜１５０℃の熱サイクル
を３０００回繰り返した結果、Ｎα４４，４９及び５２
ではんだ接続部にクラックが発生したものがあり、熱サ
イクルを繰り返すと、断線を生じる可能性ができた。こ
れら以外は、はんだ接続部に変化がなく、十分実使用に
耐えうるちのであることが確認できた。
実施例３
下記の点を変更した以外は上記実施例１及び２と同様に
してモジュールを作製した。
してモジュールを作製した。
・キャリア基板は、グリーンシートを７枚積層し焼成し
た白基板（スルーホール、配線パターン等がない）を１
１ｍｍ角に切断した。その後、レーザによりφ０．１ｎ
ｗｍ の穴を形成し、めっきにより銅を穴に充填してキ
ャリア基板を作製した。
た白基板（スルーホール、配線パターン等がない）を１
１ｍｍ角に切断した。その後、レーザによりφ０．１ｎ
ｗｍ の穴を形成し、めっきにより銅を穴に充填してキ
ャリア基板を作製した。
作製したモジュールは、実施例１及び２と同様の結果が
得られた。
得られた。
実施例４
実施例１及び２で作製したセラミックス多層回路基板上
に、銅とポリイミドによる多層配線回路を形成した。尚
、セラミックス多層回路基板は２６Ｎとした。
に、銅とポリイミドによる多層配線回路を形成した。尚
、セラミックス多層回路基板は２６Ｎとした。
セラミックス多層回路基板上に、真空蒸着法により、厚
さ０．０３μｍのクロム膜及び厚さ０．１μｍの網膜を
形成した。次に、ポジタイプフォトレジストを厚さ２２
μｍまで塗布し、配線パターンを形成した後、電解めっ
きによって厚さ２０μｍの銅配線層を形成した。引き続
いて、ポジタイプフォトレジストを厚さ２２μｍ塗布し
、層間接続パターンを形成した後、電解めっきによって
厚さ２０μｍの銅による層間接続用突起を形成した。ポ
ジタイプフォトレジストを除去した後、アルゴンを用い
たイオンミリンダにより、不要部分の銅膜及びクロム膜
をエツチング除去した。引き続いて、低熱膨張ポリイミ
ド系樹脂を厚さ５０μｍまで塗布して硬化させ、絶縁層
とした後、平面研磨によって低熱膨張ポリイミド系樹脂
層を平坦化し、さらに泡水ヒドラジン−エチレンジアミ
ン混合液を用いたウェットエツチングにより、層間接続
用突起を露出させた。続いて、第−層配線と同様の方法
により、厚さ２０μｍの銅配線層を形成した。このよう
にして、セラミックス多層回路基板上に銅配線層を３層
形成した。
さ０．０３μｍのクロム膜及び厚さ０．１μｍの網膜を
形成した。次に、ポジタイプフォトレジストを厚さ２２
μｍまで塗布し、配線パターンを形成した後、電解めっ
きによって厚さ２０μｍの銅配線層を形成した。引き続
いて、ポジタイプフォトレジストを厚さ２２μｍ塗布し
、層間接続パターンを形成した後、電解めっきによって
厚さ２０μｍの銅による層間接続用突起を形成した。ポ
ジタイプフォトレジストを除去した後、アルゴンを用い
たイオンミリンダにより、不要部分の銅膜及びクロム膜
をエツチング除去した。引き続いて、低熱膨張ポリイミ
ド系樹脂を厚さ５０μｍまで塗布して硬化させ、絶縁層
とした後、平面研磨によって低熱膨張ポリイミド系樹脂
層を平坦化し、さらに泡水ヒドラジン−エチレンジアミ
ン混合液を用いたウェットエツチングにより、層間接続
用突起を露出させた。続いて、第−層配線と同様の方法
により、厚さ２０μｍの銅配線層を形成した。このよう
にして、セラミックス多層回路基板上に銅配線層を３層
形成した。
半導体素子及びキャリア基板は、実施例１〜３と同様の
方法により搭載し、モジュール基板を作製した。
方法により搭載し、モジュール基板を作製した。
本実施例により製作したモジュール基板は、実施例１〜
３により作製したモジュール基板より、信号の伝播遅延
時間が約５％低減することができた。これは、低熱膨張
ポリイミド絶縁材料の比誘電率が３．５であることによ
るものである。また、はんだ接続部の信頼性は、実施例
１〜３と同等であった。これは、セラミックス多層回路
基板上に形成した銅とポリイミドの多層配線回路の厚さ
が薄いために、熱膨張係数の変化が少なかったためであ
る。
３により作製したモジュール基板より、信号の伝播遅延
時間が約５％低減することができた。これは、低熱膨張
ポリイミド絶縁材料の比誘電率が３．５であることによ
るものである。また、はんだ接続部の信頼性は、実施例
１〜３と同等であった。これは、セラミックス多層回路
基板上に形成した銅とポリイミドの多層配線回路の厚さ
が薄いために、熱膨張係数の変化が少なかったためであ
る。
本発明によれば、セラミックス絶縁材料の熱膨張係数が
比較的大きいために、抵抗の小さい金。
比較的大きいために、抵抗の小さい金。
銅又は銀を主成分とする配線導体材料が高密度に配線す
ることができる。また、半導体素子とセラミックス多層
回路基板の間にキャリア基板を設け、はんだで接続し、
かつ、半導体素子とキャリア基板の間にはんだと同等の
熱膨張係数をもつ有機材料を主成分とする材料を挿入す
ることにより、熱膨張係数が比較的大きいセラミックス
多層回路基板を用いた場合でも、半導体素子を高密度で
しかも接続部の信頼性がよい実装方式とすることができ
た。
ることができる。また、半導体素子とセラミックス多層
回路基板の間にキャリア基板を設け、はんだで接続し、
かつ、半導体素子とキャリア基板の間にはんだと同等の
熱膨張係数をもつ有機材料を主成分とする材料を挿入す
ることにより、熱膨張係数が比較的大きいセラミックス
多層回路基板を用いた場合でも、半導体素子を高密度で
しかも接続部の信頼性がよい実装方式とすることができ
た。
第１図及び第２図は本発明の一実施例を示す半導体モジ
ュールの縦断面図である。 １．１０・・・半導体素子、２，１１・・・有機材料を
主成分とした材料、３，１２・・・キャリア基板、４゜
１３・・・はんだ、５，１６・・・スルーホール導体材
料、６．１７・・・配線導体材料、７，１８・・・セラ
ミックス絶縁材料、８．１９・・・金−ゲルマニウムろ
う、９．２０・・・コバールピン、１４・・・ポリイミ
ド樹脂、１５・・・銅導体配線材料。
ュールの縦断面図である。 １．１０・・・半導体素子、２，１１・・・有機材料を
主成分とした材料、３，１２・・・キャリア基板、４゜
１３・・・はんだ、５，１６・・・スルーホール導体材
料、６．１７・・・配線導体材料、７，１８・・・セラ
ミックス絶縁材料、８．１９・・・金−ゲルマニウムろ
う、９．２０・・・コバールピン、１４・・・ポリイミ
ド樹脂、１５・・・銅導体配線材料。
Claims (1)
- 【特許請求の範囲】 １、セラミックスキャリア基板に半導体素子を搭載し、
該基板をセラミックス多層回路板に搭載してなる半導体
モジュールにおいて、前記キャリア基板及び前記多層回
路板は、セラミックス層と配線導体層とを交互に積層さ
せており、前記セラミックス層がガラスよりなることを
特徴とする半導体モジュール。 ２、前記多層回路板上に、銅とポリイミドとによる多層
配線回路を形成したことを特徴とする特許請求の範囲第
１項記載の半導体モジュール。 ３、前記セラミックスキャリア基板と前記半導体素子と
は、はんだバンプによつて接合され、該はんだバンプが
有機樹脂によつて被われていることを特徴とする特許請
求の範囲第１項記載の半導体モジュール。 ４、前記有機樹脂が、該樹脂１００重量部に対して５〜
１０重量部のゴム粒子と、全体として３５〜６０体積％
のセラミックス粉とを含むことを特徴とする特許請求の
範囲第３項記載の半導体モジュール。 ５、前記ゴム粒子がポリブタジエン及び／またはシリコ
ンゴム、及び前記セラミックス粉が石英、炭化シリコン
、窒化シリコン、炭酸カルシウム、ベリリウムを含有す
る炭化シリコンの１種以上からなることを特徴とする特
許請求の範囲第４項記載の半導体モジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1242082A JPH02119164A (ja) | 1989-09-20 | 1989-09-20 | 半導体モジユール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1242082A JPH02119164A (ja) | 1989-09-20 | 1989-09-20 | 半導体モジユール |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61130136A Division JPS62287658A (ja) | 1986-06-06 | 1986-06-06 | セラミックス多層回路板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02119164A true JPH02119164A (ja) | 1990-05-07 |
| JPH0544190B2 JPH0544190B2 (ja) | 1993-07-05 |
Family
ID=17084023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1242082A Granted JPH02119164A (ja) | 1989-09-20 | 1989-09-20 | 半導体モジユール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02119164A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5214006A (en) * | 1991-02-05 | 1993-05-25 | Indresco Inc. | Cement-free silicon carbide monoliths |
| JPWO2018168758A1 (ja) * | 2017-03-15 | 2019-03-22 | 住友ベークライト株式会社 | 樹脂シート、積層樹脂シート、および樹脂組成物 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55128899A (en) * | 1979-03-23 | 1980-10-06 | Ibm | Method of fabricating glass ceramic structure |
| JPS5815264A (ja) * | 1981-07-21 | 1983-01-28 | Nec Corp | マルチチツプパツケ−ジ |
| JPS5843553A (ja) * | 1981-09-08 | 1983-03-14 | Nec Corp | マルチチツプｌｓｉパツケ−ジ |
| JPS58137294A (ja) * | 1982-02-09 | 1983-08-15 | 株式会社日立製作所 | 電気的相互接続パツケ−ジの製造方法 |
| JPS59107596A (ja) * | 1982-12-13 | 1984-06-21 | 株式会社日立製作所 | セラミツク多層配線回路板 |
| JPS6010698A (ja) * | 1983-06-29 | 1985-01-19 | 日本電気株式会社 | 多層配線基板およびその製造方法 |
| JPS6027191A (ja) * | 1983-07-25 | 1985-02-12 | 株式会社日立製作所 | ガラスセラミツクス多層配線基板の積層法 |
-
1989
- 1989-09-20 JP JP1242082A patent/JPH02119164A/ja active Granted
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0544190B2 (ja) | 1993-07-05 |
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