JPS5843578A - ＧａＡｓ集積回路 - Google Patents
ＧａＡｓ集積回路Info
- Publication number
- JPS5843578A JPS5843578A JP56141994A JP14199481A JPS5843578A JP S5843578 A JPS5843578 A JP S5843578A JP 56141994 A JP56141994 A JP 56141994A JP 14199481 A JP14199481 A JP 14199481A JP S5843578 A JPS5843578 A JP S5843578A
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- dielectric layer
- circuit pattern
- circuit
- pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＧａＡｌ アナログ集積回路等のＧａＡ・集積
回路に関するちのである。
回路に関するちのである。
ＧａＡｌ電界効果トランジスタ（以下ＧａＡ＠ＦＩＴと
略称する）と分布定数同一路による入出力整合回路から
構成された従来のＧａＡａア！ログ集積回路（以下単に
ＧａＡａ ＸＣと略称する）の構造と製法について、図
面によって説明する。第１図１ａｌ ｌｂ＋け従来のＧ
ａＡａ ＸＣを表わす平面図および断面図である。また
第８図は前記第１図に示す従来のＧ＆Ａａ工Ｃの製法を
表わす工程別断面図であり、なお第２図ＩＪＬＩ〜１（
１１は横方向断面、第８図１１’ｌけ縦方向断面を示す
。
略称する）と分布定数同一路による入出力整合回路から
構成された従来のＧａＡａア！ログ集積回路（以下単に
ＧａＡａ ＸＣと略称する）の構造と製法について、図
面によって説明する。第１図１ａｌ ｌｂ＋け従来のＧ
ａＡａ ＸＣを表わす平面図および断面図である。また
第８図は前記第１図に示す従来のＧ＆Ａａ工Ｃの製法を
表わす工程別断面図であり、なお第２図ＩＪＬＩ〜１（
１１は横方向断面、第８図１１’ｌけ縦方向断面を示す
。
ます゛、オＬ１図（ＪＬＩに示すように厚さｌ ＯＯｐ
ｍの半絶縁性ＧａＡｓ基板（１）上の所定部分＃Ｃ８１
などをイオン注入することに第８図（ｂ＋に示すように
ｎ型妨作層１２１を＠成する。 −１ −つぎに第８図 １０１に示すようにｎ型切作層偉１上にＡｕＧＩＳＮｌ
のリフトオフ合金化によりオーミック接勉をなすソース
電、極−→−−ト←４１３）およびドレイン電極（４）
を形成し、さらに第３図１（１１に示すようにＡｊのリ
フトオフによるショットキゲート電極（６）を形成して
ＧａＡｍ ＩＦＩＴ ′Ｉｒ′Ｉｒ中る。さらに第８
図ｔｅｌに示すように（ｊａＡｓ ＩＦＩＣＴのゲート
４１ ｌ ｆｉｌ側と−５にイン 。
ｍの半絶縁性ＧａＡｓ基板（１）上の所定部分＃Ｃ８１
などをイオン注入することに第８図（ｂ＋に示すように
ｎ型妨作層１２１を＠成する。 −１ −つぎに第８図 １０１に示すようにｎ型切作層偉１上にＡｕＧＩＳＮｌ
のリフトオフ合金化によりオーミック接勉をなすソース
電、極−→−−ト←４１３）およびドレイン電極（４）
を形成し、さらに第３図１（１１に示すようにＡｊのリ
フトオフによるショットキゲート電極（６）を形成して
ＧａＡｍ ＩＦＩＴ ′Ｉｒ′Ｉｒ中る。さらに第８
図ｔｅｌに示すように（ｊａＡｓ ＩＦＩＣＴのゲート
４１ ｌ ｆｉｌ側と−５にイン 。
電極１４１側にそれぞれ例えばｃｕ Ａｕ等のリフトオ
フで形成された分布定数回路配線にょる入カ整 ′今回
１＠ ｆ６１および出力整合回路（〕）を形成すること
により、入力端午１８１および一カ端子（９１を有する
第１図１ａｌ（ｂｌに示すＧａＡｓ ＸＣを完成する。
フで形成された分布定数回路配線にょる入カ整 ′今回
１＠ ｆ６１および出力整合回路（〕）を形成すること
により、入力端午１８１および一カ端子（９１を有する
第１図１ａｌ（ｂｌに示すＧａＡｓ ＸＣを完成する。
第１図に示す従来のＧａＡ―工ＣＫ−おい゛てけ半゛絶
縁″性基板１１＋の誘電率−が１３程度であり、自由空
間波長λａｉｒに相当する伝送癲路をＧａＡｓ基板上の
波長に基づいてＧａＡ、ａ ＩＣの入−出カ整命パ４−
７ンが設計され、 ＧａＡｓ １０チツプの大きさもこ
の局方！＆ＩＤＩＭｇｃ ｌ’すＸ、、に！、１ｔｌＬ
ｚ−１９ｍ従ってこのような雫合“回路部の複雑な組合
せからなる実際の（）ａＡｌＩＣにおいては、できるだ
けチップ面積を小さくして高集積化を図ることが要求さ
れる。
縁″性基板１１＋の誘電率−が１３程度であり、自由空
間波長λａｉｒに相当する伝送癲路をＧａＡｓ基板上の
波長に基づいてＧａＡ、ａ ＩＣの入−出カ整命パ４−
７ンが設計され、 ＧａＡｓ １０チツプの大きさもこ
の局方！＆ＩＤＩＭｇｃ ｌ’すＸ、、に！、１ｔｌＬ
ｚ−１９ｍ従ってこのような雫合“回路部の複雑な組合
せからなる実際の（）ａＡｌＩＣにおいては、できるだ
けチップ面積を小さくして高集積化を図ることが要求さ
れる。
本発明はこのような従来のＧａＡ１１１Ｃの欠点に鑑み
てな寧れたものであｈ％ＧａＡ−基板の表面に形成され
た（口）路パターン上にこのＧａＡｓ基板−よりも高い
誘電率の誘電体層を形成しこ？誘電体層をマイクロ波集
積回路基板のアースとなる放熱部材に接着したのでチッ
プ面積が小さく、かち高集積度の配線を有するＧａＡｌ
ＩＣを提供するものである。
てな寧れたものであｈ％ＧａＡ−基板の表面に形成され
た（口）路パターン上にこのＧａＡｓ基板−よりも高い
誘電率の誘電体層を形成しこ？誘電体層をマイクロ波集
積回路基板のアースとなる放熱部材に接着したのでチッ
プ面積が小さく、かち高集積度の配線を有するＧａＡｌ
ＩＣを提供するものである。
以下、図面に゛従って本無明の一喚施例に２いて説明す
る。
る。
第８図は本発明の一実施例になるＧａＡｌＩＣの製法を
示す工程別断面図である。。
示す工程別断面図である。。
まず第８図（ａｌに示すように第１引ｅ）に相当する従
来ＯＧａＡｓ （ＩＣを牙１．８図の工程に従って形成
する。但し、この際、後述するように入カ雫今回路部（
６）およ渉、、前方整合回路部（７）のパターン寸法は
第１図に示す従来のＧａＡＩＩ工Ｃに比較して小さくな
る。
来ＯＧａＡｓ （ＩＣを牙１．８図の工程に従って形成
する。但し、この際、後述するように入カ雫今回路部（
６）およ渉、、前方整合回路部（７）のパターン寸法は
第１図に示す従来のＧａＡＩＩ工Ｃに比較して小さくな
る。
つぎに第８図１ｂ＋に示すように、第３図（ａｌに示す
ＧａＡｓ ＩＣ“の上に例えばεが８７程変であ゛り厚
さ力Ｅ １０ ＃ｍのＢａＴｉ０ｊ等の雪電体層叫をス
パッタなどに゛よ′わ形成しためち、ホトレジストＯ’
４をマスクとし゛てスパツタエ゛ツチなどで、入力端子
部（８１お上び出力端子部（９１に対応する誘電体層’
ＩＩＢの一部分子エツチオ７′シンこの部分に′第３−
図１０１に示すようにＴｉＡｕ ’３着およびＡｕメッ
キなどにより金属層Ｑ１を形成する。つぎに第３図１１
１１ Ｋ禾すよ°うにリサトオ７法によ□り二′づの金
属層Ｉの間□の誘電体層□＋ｔａの上′に゛金ＩＴ（ｕ
）を形成する。このような工程によ′）作られたＧａＡ
ｌＩＣ”４才３図＋ｓ−ｉに示すようにムＵメッキを施
したベース幀と４４クロ波集積回路用の回路゛パターン
が投けられたセラミック基板Ｏ＠からなるパシケージに
ゲリ”ツプチ′ツ”プ方式でマクンドする。゛このマク
ントは熱圧着ま゛たはけ入だ付けによ′り行なわれ゛る
。
ＧａＡｓ ＩＣ“の上に例えばεが８７程変であ゛り厚
さ力Ｅ １０ ＃ｍのＢａＴｉ０ｊ等の雪電体層叫をス
パッタなどに゛よ′わ形成しためち、ホトレジストＯ’
４をマスクとし゛てスパツタエ゛ツチなどで、入力端子
部（８１お上び出力端子部（９１に対応する誘電体層’
ＩＩＢの一部分子エツチオ７′シンこの部分に′第３−
図１０１に示すようにＴｉＡｕ ’３着およびＡｕメッ
キなどにより金属層Ｑ１を形成する。つぎに第３図１１
１１ Ｋ禾すよ°うにリサトオ７法によ□り二′づの金
属層Ｉの間□の誘電体層□＋ｔａの上′に゛金ＩＴ（ｕ
）を形成する。このような工程によ′）作られたＧａＡ
ｌＩＣ”４才３図＋ｓ−ｉに示すようにムＵメッキを施
したベース幀と４４クロ波集積回路用の回路゛パターン
が投けられたセラミック基板Ｏ＠からなるパシケージに
ゲリ”ツプチ′ツ”プ方式でマクンドする。゛このマク
ントは熱圧着ま゛たはけ入だ付けによ′り行なわれ゛る
。
本゛発明の一笑・施例は、“入出力のｉ金回′路′の゛
分□”希當数パターンとアース面の間の物質がＧａＡ−
基゛ 板よりも高い誘電率例えばＢａＴｉ０’ｓ等の誘
電体で形成されているため、前述の管゛内□波長λｆは
λａ ｉ ｒｚｉ となう、前記従来のＧａＡ−工・Ｃ
のそれの約％となるので面積も従来のものに比べ約にに
することができる。
分□”希當数パターンとアース面の間の物質がＧａＡ−
基゛ 板よりも高い誘電率例えばＢａＴｉ０’ｓ等の誘
電体で形成されているため、前述の管゛内□波長λｆは
λａ ｉ ｒｚｉ となう、前記従来のＧａＡ−工・Ｃ
のそれの約％となるので面積も従来のものに比べ約にに
することができる。
また特性インピーダンスが５Ｏｎ−の場合に１分布定数
回路の配線の幅とこの配線と誘電体−を介したアースと
の罰の厚さは−等しいこ−とカニ知−られている。した
がってこの発明の−、実施例＃：ｔ＃Ｓ電体ｗＡｉαの
厚さをｌ−０２ｍにし”たので前記従、米のＧａ１Ａｓ
ＩＣの厚さが１ ’０ ’０°ｐ’ｍ、−・の′−絶
縁性、基板＋１１［゛比べ配・線の□幅をイ。にでき、
これによ、り配線の集・積゛度を′高・めるこ゛とがで
きる。
回路の配線の幅とこの配線と誘電体−を介したアースと
の罰の厚さは−等しいこ−とカニ知−られている。した
がってこの発明の−、実施例＃：ｔ＃Ｓ電体ｗＡｉαの
厚さをｌ−０２ｍにし”たので前記従、米のＧａ１Ａｓ
ＩＣの厚さが１ ’０ ’０°ｐ’ｍ、−・の′−絶
縁性、基板＋１１［゛比べ配・線の□幅をイ。にでき、
これによ、り配線の集・積゛度を′高・めるこ゛とがで
きる。
□なお、この誘□電体層（ＩＣの種類や厚さは・上記−
実施例に限定されるものでなく適当に選ぶこ−とにより
、パターン設計の自由度を大きくするご表ができる□。
実施例に限定されるものでなく適当に選ぶこ−とにより
、パターン設計の自由度を大きくするご表ができる□。
゛パ・ ・”また上記本発明の一実施例で
は動作層上にＧａＡ日ＰＥ′ｒを形成したものを゛とり
′あげたが、こ。
は動作層上にＧａＡ日ＰＥ′ｒを形成したものを゛とり
′あげたが、こ。
のようなαｊＡｓ ＦｌｎＴに代えショットキダイオー
ドなどの他のＧａ’Ａｓ素子カ；−形成嘔れ九も−のも
含まれることけもちろ入である。、 ・上記説明のよ
うに、本発明は第１の同一パターンに形成されたＧａム
一 基板よりも高い誘電率の誘電体層と；この誘電体層
が接着されアースとなる放熱部材１・よび表面にオ８０
回路パターンを有する絶縁基板よりなるマイクロ波集積
回路基板を設けたのでＧａＡ−ＩＣの面積を小さくする
ことができると共に、配線の高集積化が可能になるとい
う優れた効果を有する。
ドなどの他のＧａ’Ａｓ素子カ；−形成嘔れ九も−のも
含まれることけもちろ入である。、 ・上記説明のよ
うに、本発明は第１の同一パターンに形成されたＧａム
一 基板よりも高い誘電率の誘電体層と；この誘電体層
が接着されアースとなる放熱部材１・よび表面にオ８０
回路パターンを有する絶縁基板よりなるマイクロ波集積
回路基板を設けたのでＧａＡ−ＩＣの面積を小さくする
ことができると共に、配線の高集積化が可能になるとい
う優れた効果を有する。
オ１図１８Ｌ１ （ｂ＋は従来のＧａＡＩＩ工Ｃを表わ
す平面図および断面図、オ８図はオ１図のＧａＡｌ１
ＩＣの製法を表わす工程別断面図、オ８図は本発明の一
実施例になるＧａＡＪ工Ｃの製法を表わす工程別断面図
である。 １１１は半絶縁性基板、＋１１けｎｆｉ！Ｊ４ｔｈ１作
層、１３１１４）ｔ＋ｓ＞“°°”７°ＴＯ７−２パ−
ｔ′・ｙ−ｈ＠＠。 （ａｌ ＋７１は入出力整合回路、１８１ （ｉｌ’１
入出力端子、ｔｔαは高誘電体層、（１１） ＃１
金属膜、（１４）けＡｕ メッキへペース、−はマイク
ロ波集積回路用セラミツ゛り基板である。 なお図中、同一符号は同一または相当部を表わす。 代理人 葛 野 信 − 圭 １ゝ ｔｌ： ゛ Ｉｔ、、、。 ｊ 第１図 ＜ｂ） ７ じ 手続補正書（自発） １．・１１件の表示 特願昭 ５６−１４１９９
４号２、発明の名称 ＧａＡｓ集積回路３、補正
をするｎ 事件との関係 特許出願人 （２）
す平面図および断面図、オ８図はオ１図のＧａＡｌ１
ＩＣの製法を表わす工程別断面図、オ８図は本発明の一
実施例になるＧａＡＪ工Ｃの製法を表わす工程別断面図
である。 １１１は半絶縁性基板、＋１１けｎｆｉ！Ｊ４ｔｈ１作
層、１３１１４）ｔ＋ｓ＞“°°”７°ＴＯ７−２パ−
ｔ′・ｙ−ｈ＠＠。 （ａｌ ＋７１は入出力整合回路、１８１ （ｉｌ’１
入出力端子、ｔｔαは高誘電体層、（１１） ＃１
金属膜、（１４）けＡｕ メッキへペース、−はマイク
ロ波集積回路用セラミツ゛り基板である。 なお図中、同一符号は同一または相当部を表わす。 代理人 葛 野 信 − 圭 １ゝ ｔｌ： ゛ Ｉｔ、、、。 ｊ 第１図 ＜ｂ） ７ じ 手続補正書（自発） １．・１１件の表示 特願昭 ５６−１４１９９
４号２、発明の名称 ＧａＡｓ集積回路３、補正
をするｎ 事件との関係 特許出願人 （２）
Claims (1)
- 【特許請求の範囲】 Ｃ１ｌ 半絶縁性ＧａＡｓ基板と、とのＧａＡｓ基板
の表面に形成された能動素子および分布定数線路からな
るオ！の回路パターン゛、このオｌの回／ 路パターン上に形成された前記ＧａＡｓ基板よりも高い
誘電率の誘電体層と、この誘電体層が接着されアースと
なる放熱部材および表面にオ８の回路パターンを有する
絶縁基板よりなるマイクロ波集積回路基板とを備えたＧ
ａＡａ集積回路。 （！１ 誘電体層はＢａＴｉＯｓで形成されることを特
徴とする特許請求の範囲オ１項に記載のＧ＆ムー集積回
路。 （３１オｌの回路パターンの分布定数線路の幅は誘電体
層の厚さと等しいことを特徴とする特許請求の範囲オ１
項に記載のＧ＆ムー集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56141994A JPS5843578A (ja) | 1981-09-08 | 1981-09-08 | ＧａＡｓ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56141994A JPS5843578A (ja) | 1981-09-08 | 1981-09-08 | ＧａＡｓ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5843578A true JPS5843578A (ja) | 1983-03-14 |
Family
ID=15304917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56141994A Pending JPS5843578A (ja) | 1981-09-08 | 1981-09-08 | ＧａＡｓ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5843578A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04321425A (ja) * | 1991-04-19 | 1992-11-11 | Kiyoji Kazume | 煽り屋根の開閉装置 |
| EP0703614A3 (en) * | 1994-08-31 | 1997-03-12 | Texas Instruments Inc | Flip chip with heat-dissipating layer |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS523977U (ja) * | 1975-06-23 | 1977-01-12 |
-
1981
- 1981-09-08 JP JP56141994A patent/JPS5843578A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS523977U (ja) * | 1975-06-23 | 1977-01-12 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04321425A (ja) * | 1991-04-19 | 1992-11-11 | Kiyoji Kazume | 煽り屋根の開閉装置 |
| EP0703614A3 (en) * | 1994-08-31 | 1997-03-12 | Texas Instruments Inc | Flip chip with heat-dissipating layer |
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