JPS584403A - 入力信号読取装置 - Google Patents
入力信号読取装置Info
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- JPS584403A JPS584403A JP10252181A JP10252181A JPS584403A JP S584403 A JPS584403 A JP S584403A JP 10252181 A JP10252181 A JP 10252181A JP 10252181 A JP10252181 A JP 10252181A JP S584403 A JPS584403 A JP S584403A
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- signal
- voltage
- digital signal
- input signal
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Program-control systems
- G05B19/02—Program-control systems electric
- G05B19/04—Program control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
- G05B19/054—Input/output
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/11—Plc I-O input output
- G05B2219/1176—I-O signal processing, adaption, conditioning, conversion of signal levels
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/14—Plc safety
- G05B2219/14144—Galvanic isolation
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- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は任意の電圧の入力信号を読み取る入力信号読取
装置に関する。
装置に関する。
複数個の交流入力信号に基づいて所定の論理演算を実行
し、入力信号に対応する出方を与える各種のり一ケンス
制御装置等においては、入力信号をデジタル信号に変換
するインターフェイスとして入力信号読取装置が必要で
ある。入方信号読取装置は、第１図にその一例を示すよ
うに、入力信号源となる接点０，１．・・・１１５に夫
々対応する読取回路ＲＯ，Ｒ１・・・Ｒ１６から構成さ
れる。１６は交流電源でめ″す、その一端は接点０．ｌ
・・・１６を介して、他端は共通フィンによって直接に
各読取回路ＲＯ，Ｒｔ・・・Ｒ１６に接続される。各読
取回路は同一の構成から成るので、読取回路ＲＯにつＬ
’ｌ”？説明を加える。接Ｉ＃、０が閉じたときに与え
られる交流信号はインピーダンスｚ１を介してダイオー
ドブリッジＤＢに与えられて整流される。
し、入力信号に対応する出方を与える各種のり一ケンス
制御装置等においては、入力信号をデジタル信号に変換
するインターフェイスとして入力信号読取装置が必要で
ある。入方信号読取装置は、第１図にその一例を示すよ
うに、入力信号源となる接点０，１．・・・１１５に夫
々対応する読取回路ＲＯ，Ｒ１・・・Ｒ１６から構成さ
れる。１６は交流電源でめ″す、その一端は接点０．ｌ
・・・１６を介して、他端は共通フィンによって直接に
各読取回路ＲＯ，Ｒｔ・・・Ｒ１６に接続される。各読
取回路は同一の構成から成るので、読取回路ＲＯにつＬ
’ｌ”？説明を加える。接Ｉ＃、０が閉じたときに与え
られる交流信号はインピーダンスｚ１を介してダイオー
ドブリッジＤＢに与えられて整流される。
ダイオードプリッ＄７ＤＢの出力端は次記する発光ダイ
オードの分流用および平滑用のインピーダンスｚｌとフ
ォトカップラ１７０入力用発光ダイオードの並列接続体
に接続されている。従って交流信号が与えられ光場合に
はフォトカップラ１７のフォトトランジスタに出力信号
が発生する。インピーダンスｚａはフォトトランジスタ
の負荷となるものでめる。この出力信号は積分回路ＩＮ
Ｔ。
オードの分流用および平滑用のインピーダンスｚｌとフ
ォトカップラ１７０入力用発光ダイオードの並列接続体
に接続されている。従って交流信号が与えられ光場合に
はフォトカップラ１７のフォトトランジスタに出力信号
が発生する。インピーダンスｚａはフォトトランジスタ
の負荷となるものでめる。この出力信号は積分回路ＩＮ
Ｔ。
Ｖエミツトトリガ回路ＢＴを介してデジタル信号に変換
されて、次段の演算装置（図示せず）に伝えられる。
されて、次段の演算装置（図示せず）に伝えられる。
ところで入力信号の電圧はその交流電源１６によって定
まるものであるが、交流電源１６の電圧はそのＶ−ケン
ス制御装置が用いられる場所やユーザーによって異なる
のが普通である。この丸め例えば交流電源１Ｂの電圧が
ＡＣ２４Ｖである場合とＡＣＩＱＱＶである場合とで同
一の回路定数を持つ読取回路を用いた場合には、後者の
消費電力が約１６倍と非常に大きくなりシステムの大型
化、高価格化を招く欠点があった。従って従来の入力信
号読取装置では電源電圧の大きさに応じてインピーダン
スＺｌの値を選定することによって読取回路に流れる電
流を制限し、消費電力の著るしい増大を避ける個別対応
方式が採用されていた。
まるものであるが、交流電源１６の電圧はそのＶ−ケン
ス制御装置が用いられる場所やユーザーによって異なる
のが普通である。この丸め例えば交流電源１Ｂの電圧が
ＡＣ２４Ｖである場合とＡＣＩＱＱＶである場合とで同
一の回路定数を持つ読取回路を用いた場合には、後者の
消費電力が約１６倍と非常に大きくなりシステムの大型
化、高価格化を招く欠点があった。従って従来の入力信
号読取装置では電源電圧の大きさに応じてインピーダン
スＺｌの値を選定することによって読取回路に流れる電
流を制限し、消費電力の著るしい増大を避ける個別対応
方式が採用されていた。
しかしながらこのような個別対応方式では使用する電源
電圧によって異なるハードウェアを準備する必要があり
、ハードウェアが多様化する欠点がめった。又信号用の
接点が閉じられているときに、単にダイオードプリ、！
７ＤＢによって入力信号を整流し念だけではフォトカッ
プラ１７が交流電源の半波毎にオンオフの繰り返し動作
をするので、これを防ぐ丸めに例えばインピーダンスｚ
ｉＩの平滑用コンデンサの容量を充分に大きくする必要
があった。この東め応答性がたいへん遅くなるという欠
点もめった。
電圧によって異なるハードウェアを準備する必要があり
、ハードウェアが多様化する欠点がめった。又信号用の
接点が閉じられているときに、単にダイオードプリ、！
７ＤＢによって入力信号を整流し念だけではフォトカッ
プラ１７が交流電源の半波毎にオンオフの繰り返し動作
をするので、これを防ぐ丸めに例えばインピーダンスｚ
ｉＩの平滑用コンデンサの容量を充分に大きくする必要
があった。この東め応答性がたいへん遅くなるという欠
点もめった。
本願発明はこのような従来の個別対応方式の欠点を除去
することを目的とするものであって、電源電圧の如何に
かかわらず、同一のハードウェアを用いることができ、
小型で低消費電力でめり且信号読取速度の速い入力信号
読取装置を提供することを目的とする。
することを目的とするものであって、電源電圧の如何に
かかわらず、同一のハードウェアを用いることができ、
小型で低消費電力でめり且信号読取速度の速い入力信号
読取装置を提供することを目的とする。
以下本発明の構成を実施例につき図面を参照しつつ説明
する。第２図は本発明の入力信号読取装置の一実施例−
を示すブロック図である０本図において、交流電源１６
の一端に接点０〜１５が接続されていることは前述の従
来例と同様でるり、各接点０〜１５の他端は夫々デジタ
ル信号発生回路１８１１９−８８の入力端子１８％ １
９ａ ・・−８８＆に接続される。又交流電源１６の一
端は電圧検出回路３５０入力端子８５１Ｌに接続され、
その他端はコモンフィン入力端子３４を介して電圧検出
回路８６及びコモンフィンスイッチ回路３６に接続され
る。
する。第２図は本発明の入力信号読取装置の一実施例−
を示すブロック図である０本図において、交流電源１６
の一端に接点０〜１５が接続されていることは前述の従
来例と同様でるり、各接点０〜１５の他端は夫々デジタ
ル信号発生回路１８１１９−８８の入力端子１８％ １
９ａ ・・−８８＆に接続される。又交流電源１６の一
端は電圧検出回路３５０入力端子８５１Ｌに接続され、
その他端はコモンフィン入力端子３４を介して電圧検出
回路８６及びコモンフィンスイッチ回路３６に接続され
る。
電圧検出回路８６は、電源電圧がピーク値から所定のレ
ベルにまで下がった時に所定幅の短いパルスを発生する
ものであって、その出力を次段のトリガ信号発生回路３
７及びコモンツインスイッチ回路８６に与える。コモン
ツインスイッチ回路８６は、各デジタル信号発生回路１
８〜３８のコモンフィンの入力端子１８ｂ １９ｔｌ・
・・８３ｂを連結するコモンフィン８８とコモンライン
入力端子８４との間を断続するスイッチング回路であっ
て、電圧検出回路８５よシバルス信号が与えられてから
電源電圧がほぼ零になるまでの間だけ回路を閉じるもの
である。従って入力信号源となる接点０〜１６の開閉に
応じてＡキ１イク１イン２．イ１−、チ回路８８が閉じ
られる期間だけいずれかのデジタル信号発生回路１８〜
８８に交流信号電圧が印加されることに彦る。各デジタ
ル信号発生回路１８〜８８の構成は第１図に示した読取
回路ＲＯ〜Ｒ１４とほぼ等しく、フォトカップラ１７の
出力端は直接グジタル信号発生回路１８〜８８の各出力
端子１８（１゜１９ｇ・・ａａｃ Ｋ接続されている。
ベルにまで下がった時に所定幅の短いパルスを発生する
ものであって、その出力を次段のトリガ信号発生回路３
７及びコモンツインスイッチ回路８６に与える。コモン
ツインスイッチ回路８６は、各デジタル信号発生回路１
８〜３８のコモンフィンの入力端子１８ｂ １９ｔｌ・
・・８３ｂを連結するコモンフィン８８とコモンライン
入力端子８４との間を断続するスイッチング回路であっ
て、電圧検出回路８５よシバルス信号が与えられてから
電源電圧がほぼ零になるまでの間だけ回路を閉じるもの
である。従って入力信号源となる接点０〜１６の開閉に
応じてＡキ１イク１イン２．イ１−、チ回路８８が閉じ
られる期間だけいずれかのデジタル信号発生回路１８〜
８８に交流信号電圧が印加されることに彦る。各デジタ
ル信号発生回路１８〜８８の構成は第１図に示した読取
回路ＲＯ〜Ｒ１４とほぼ等しく、フォトカップラ１７の
出力端は直接グジタル信号発生回路１８〜８８の各出力
端子１８（１゜１９ｇ・・ａａｃ Ｋ接続されている。
抵抗ｒ１は負荷抵抗である。デジタル信号発生回路１８
〜８８に加わった交流信号ｔＨはデジタル信号に変換さ
れて次段の記憶回路８９に与えられる。岬憶回路８９は
デジタル信号発生回路数に等しい１８（ｉｔの記憶素子
、例えばエツジトリガの７リツデフｕ−７１から成るも
のであって、各デジタル信号発生回路１８〜３３の出力
を一時的に保持するも、のである。
〜８８に加わった交流信号ｔＨはデジタル信号に変換さ
れて次段の記憶回路８９に与えられる。岬憶回路８９は
デジタル信号発生回路数に等しい１８（ｉｔの記憶素子
、例えばエツジトリガの７リツデフｕ−７１から成るも
のであって、各デジタル信号発生回路１８〜３３の出力
を一時的に保持するも、のである。
一方トリガ信号発生回路８７は電圧検出回路８ｂより与
えられるパルスを微小時間遅延させてトリガ信号全発生
するもので、その出力を記憶回路３９に与える。記憶回
路８９はこのトリガ１ｄ号を記憶更新のタイミングパル
スとして、入力されている信号を記憶して各出力端子８
９−０．１３９−１・・・；（９−１５より出力し、次
段の演算装置（図示せず）に与える。
えられるパルスを微小時間遅延させてトリガ信号全発生
するもので、その出力を記憶回路３９に与える。記憶回
路８９はこのトリガ１ｄ号を記憶更新のタイミングパル
スとして、入力されている信号を記憶して各出力端子８
９−０．１３９−１・・・；（９−１５より出力し、次
段の演算装置（図示せず）に与える。
次に各回路につ１！！実施例に基づいて更に詳細に説明
する。第３図は前述した入力信号読取装置の主要部の回
路例である。本図において、電子検出回路８ｂは交流入
力を全波整流するダイオードブリッジＤＢｔ−有してお
り、その負荷にはツェナーダイオード４０による定電圧
回路が接続される。
する。第３図は前述した入力信号読取装置の主要部の回
路例である。本図において、電子検出回路８ｂは交流入
力を全波整流するダイオードブリッジＤＢｔ−有してお
り、その負荷にはツェナーダイオード４０による定電圧
回路が接続される。
ツェナーダイオード４０に直列にフォトカップラ４１の
発光ダイオードが接続されており、交流入力電圧の絶対
値がツェナーグイオーＦ：４０により定まる基準電圧線
−ヒになればフォトカッグラ４１の出力側に信号が伝え
られる。フォトカッフ′う４１の出カフオドトランジス
タには抵抗及びコンデンサから成る微分回路４２を介し
てスイッチングトランジスタ４８の入力端が接続されて
いる。
発光ダイオードが接続されており、交流入力電圧の絶対
値がツェナーグイオーＦ：４０により定まる基準電圧線
−ヒになればフォトカッグラ４１の出力側に信号が伝え
られる。フォトカッフ′う４１の出カフオドトランジス
タには抵抗及びコンデンサから成る微分回路４２を介し
てスイッチングトランジスタ４８の入力端が接続されて
いる。
スイッチングトランジスタ４３は微分信号を方形波に変
換するものである。コモンラインスイッチ回路８６はフ
ォトカップラ４４によってコモンライン８８の断続を行
うよう構成され、フォトカッグラ４４の入力用発光ダイ
オードはスイッチングトランジスタ４３の出力に基づい
て点滅する。尚、フォトカップラ４４を構成する各フォ
トサイリスタのゲート・ ソース間にはサイリスタのオ
ン状態を保持するため抵抗及びコンデンサの並列接続体
が設けられている。又トリガ信号発生回路８７は三つの
インバータ４６．４ｉ ４７から成り、インバータ４
ｂの出力端とアース間にコンデンサ４８が接続されてい
る。このコンデンサ４８か充電される時その端子電圧が
イン／＜−夕４６のスレッシュホールドレベルに達する
までの微小時間だけ信号の伝達が遅れることとなる。イ
ンノ曵−夕４７はバッファでろって、その出力は記憶回
路３９に与えられる。
換するものである。コモンラインスイッチ回路８６はフ
ォトカップラ４４によってコモンライン８８の断続を行
うよう構成され、フォトカッグラ４４の入力用発光ダイ
オードはスイッチングトランジスタ４３の出力に基づい
て点滅する。尚、フォトカップラ４４を構成する各フォ
トサイリスタのゲート・ ソース間にはサイリスタのオ
ン状態を保持するため抵抗及びコンデンサの並列接続体
が設けられている。又トリガ信号発生回路８７は三つの
インバータ４６．４ｉ ４７から成り、インバータ４
ｂの出力端とアース間にコンデンサ４８が接続されてい
る。このコンデンサ４８か充電される時その端子電圧が
イン／＜−夕４６のスレッシュホールドレベルに達する
までの微小時間だけ信号の伝達が遅れることとなる。イ
ンノ曵−夕４７はバッファでろって、その出力は記憶回
路３９に与えられる。
次に各部の波形図を参照しつつ、本実施例の動作につい
て説明する。第４図及び第６図は夫々交流電源１６の波
高値がツェナーダイ、オード４０の基準電圧の６倍及び
２倍の値を持つ場合の各部゛の波形図を示すものである
。第４図ｅ）及び第６図（ａ）に示す破線は電源電圧波
形を示し、この交流電圧が電圧検出回路８６のダイオー
ドブリッジＤＢによって全波整流される。整流電圧がツ
ェナーグイオード４０の基準電圧を超えてもツェナーダ
イオード４０のカソード端子は基準電圧を保つため、第
４図（ａ）及び第６図ｅ）に実線で示すようにほぼ台形
の波形が得られる。ツェナーダイオード４０力；基準電
圧を保つ間フォトカップラ４１の発光ダイオードは点灯
して、信号が出力側に伝えられる。
て説明する。第４図及び第６図は夫々交流電源１６の波
高値がツェナーダイ、オード４０の基準電圧の６倍及び
２倍の値を持つ場合の各部゛の波形図を示すものである
。第４図ｅ）及び第６図（ａ）に示す破線は電源電圧波
形を示し、この交流電圧が電圧検出回路８６のダイオー
ドブリッジＤＢによって全波整流される。整流電圧がツ
ェナーグイオード４０の基準電圧を超えてもツェナーダ
イオード４０のカソード端子は基準電圧を保つため、第
４図（ａ）及び第６図ｅ）に実線で示すようにほぼ台形
の波形が得られる。ツェナーダイオード４０力；基準電
圧を保つ間フォトカップラ４１の発光ダイオードは点灯
して、信号が出力側に伝えられる。
第４図（ｂ）及び第６図（１））はフォトカッグラ４１
の出力信号を示すものであり、ｗＩＬ跡電圧電圧対値が
基準電圧以上のときにｌＬ”レベル、基準電圧以下のと
ｔ ｒｃ ＃ＨＩｔ・レベルどなる。この信号・は轍分
ＩＩＩ！ｌ路４２により微分され、正のスパイクパルス
でスイッチングトランジスタ４ｍが４通する。第４図（
Ｕ）ｅ （ｄ）及び第６図（Ｑ）ｔ （ｄ）は夫々この
微分波形及びスイッチングトランジスタ４ａの出力波形
を示すものであり、電源電圧の絶対値がピーク値から零
電位に下降中に基準電圧に達した時に微小時間τＯだけ
”Ｌ“レベルとなる信号が電圧検出回路３５より得られ
る。この信号に基づいてフォトカップラ４４の発光ダイ
オードが一瞬、つ、灯してフォトサイリス゛りを、侭弧
し、コモンフィン３８を閉成する。
の出力信号を示すものであり、ｗＩＬ跡電圧電圧対値が
基準電圧以上のときにｌＬ”レベル、基準電圧以下のと
ｔ ｒｃ ＃ＨＩｔ・レベルどなる。この信号・は轍分
ＩＩＩ！ｌ路４２により微分され、正のスパイクパルス
でスイッチングトランジスタ４ｍが４通する。第４図（
Ｕ）ｅ （ｄ）及び第６図（Ｑ）ｔ （ｄ）は夫々この
微分波形及びスイッチングトランジスタ４ａの出力波形
を示すものであり、電源電圧の絶対値がピーク値から零
電位に下降中に基準電圧に達した時に微小時間τＯだけ
”Ｌ“レベルとなる信号が電圧検出回路３５より得られ
る。この信号に基づいてフォトカップラ４４の発光ダイ
オードが一瞬、つ、灯してフォトサイリス゛りを、侭弧
し、コモンフィン３８を閉成する。
従って例えば接点ｌが閉じられていれば、、デジタル信
号発生回路１９０入力端子・１９へ１９ｂｌｌ’（：は
第４図（ｅ）に実線で示すようにフォトサイリスタ４４
の、―、弧後、保持電流が確保されなくなるまでの間交
流電源１６の電圧が印加される。それ故デジタル信号発
生回路１８−８８には交流電源１６の電圧の大小にかか
わ１らず、基準電圧以上の電圧が印加されることはない
。
号発生回路１９０入力端子・１９へ１９ｂｌｌ’（：は
第４図（ｅ）に実線で示すようにフォトサイリスタ４４
の、―、弧後、保持電流が確保されなくなるまでの間交
流電源１６の電圧が印加される。それ故デジタル信号発
生回路１８−８８には交流電源１６の電圧の大小にかか
わ１らず、基準電圧以上の電圧が印加されることはない
。
第６図（ｅ）以下は接点０が開放状起から閉成状態に変
化した場合の各部の波形便化を示したものである。第す
図（ｅ）において、時刻ｔ０に＊ｆＬｏが閉じられると
、それ以後に電源電圧の絶対値が基準電圧に達する時刻
１．．１．においてフォトカップラ４４のフォトサイリ
スタのいずれか一方が点弧し、デジタル信号発生回路１
８の入力端子１８ａ。
化した場合の各部の波形便化を示したものである。第す
図（ｅ）において、時刻ｔ０に＊ｆＬｏが閉じられると
、それ以後に電源電圧の絶対値が基準電圧に達する時刻
１．．１．においてフォトカップラ４４のフォトサイリ
スタのいずれか一方が点弧し、デジタル信号発生回路１
８の入力端子１８ａ。
ｉｓｂには、第６図（ｆ）に示す波形が得られる。一方
電圧検出回路８６の出力はインバータ４６に加えられる
が、その出力はコンデンサ４８のため第５図（ｇ）に示
すように立上りが遅くなる。第６図は第す図に一点鎖線
で囲んだ部分Ａを時間軸上に拡大して示す波形図であっ
て、トリガ信号発生回路８丁の出力は第６図（ｈ）及び
第６図向に示すように時刻ｔ、からτ、だけ遅延したパ
ルスとなる。ところでデジタル信号発生回路１８ｒｃは
時刻１．より第す図（ｆ） Ｋ示す信号が与えられ本の
で、微小応答時間τ璽の経過後、その出力端子１８０に
第５図（り及び第６図（１）に示すようにＨ“レベルの
デジタル信号が得られる。この信号が記憶回路８９に与
えられ、第６図（ｂ）及び第６図（ｈ）に示すタイミン
グパルスでラッチされる。従って記憶回路３９の接点０
に対応する出力端子３９−０から第６図（ｊ）及び第６
図（ｊ）に示すデジタル出力が得られる。ここでｔ４６
図より明らかなようにデジタル信号発生回路１８〜８８
の出力をラッチするために、トリガ信号発生回路８１の
遅延時間τ１がデジタル信号発生回路１８〜８８の応答
時間τ、よシ長くなるようコンデンサ４８の容量を定め
る必要がめる。又トリガ信号発生尿路３７からトリガ信
号を得るために、電圧検出回路３５の出力パルス幅τ。
電圧検出回路８６の出力はインバータ４６に加えられる
が、その出力はコンデンサ４８のため第５図（ｇ）に示
すように立上りが遅くなる。第６図は第す図に一点鎖線
で囲んだ部分Ａを時間軸上に拡大して示す波形図であっ
て、トリガ信号発生回路８丁の出力は第６図（ｈ）及び
第６図向に示すように時刻ｔ、からτ、だけ遅延したパ
ルスとなる。ところでデジタル信号発生回路１８ｒｃは
時刻１．より第す図（ｆ） Ｋ示す信号が与えられ本の
で、微小応答時間τ璽の経過後、その出力端子１８０に
第５図（り及び第６図（１）に示すようにＨ“レベルの
デジタル信号が得られる。この信号が記憶回路８９に与
えられ、第６図（ｂ）及び第６図（ｈ）に示すタイミン
グパルスでラッチされる。従って記憶回路３９の接点０
に対応する出力端子３９−０から第６図（ｊ）及び第６
図（ｊ）に示すデジタル出力が得られる。ここでｔ４６
図より明らかなようにデジタル信号発生回路１８〜８８
の出力をラッチするために、トリガ信号発生回路８１の
遅延時間τ１がデジタル信号発生回路１８〜８８の応答
時間τ、よシ長くなるようコンデンサ４８の容量を定め
る必要がめる。又トリガ信号発生尿路３７からトリガ信
号を得るために、電圧検出回路３５の出力パルス幅τ。
を遅延時間τ、より長くなるよう微分回路（２０回路穿
敷金定める必要がある。即ちτ、〉τ１〉τ、の関係が
満たされていることが必要である。
敷金定める必要がある。即ちτ、〉τ１〉τ、の関係が
満たされていることが必要である。
尚、本実施例ではコモンラインスイッチ回路８６のスイ
ッチング素子として二つのフォトサイリスタを用いたが
、フォトトライブックを用いてもよいことはいうまでも
ない。また二つのフォトサイリスタにそれぞれ発光ダイ
オードを対向させて二つのフォトカプラを使用してもよ
い。又半波分だけ読取速度が遅れても問題がなければ一
つのフォトサイリスタ、又はトランジスタ等他のスイッ
チング素子を用いてもよい。
ッチング素子として二つのフォトサイリスタを用いたが
、フォトトライブックを用いてもよいことはいうまでも
ない。また二つのフォトサイリスタにそれぞれ発光ダイ
オードを対向させて二つのフォトカプラを使用してもよ
い。又半波分だけ読取速度が遅れても問題がなければ一
つのフォトサイリスタ、又はトランジスタ等他のスイッ
チング素子を用いてもよい。
又微分回路４２の微分出力は正のス／くイクノ（ルスだ
けを用いるので、第７図に示すように負のスパイクパル
スを亀くす為に微分回路４２とスイッチングトランジス
タ４８のペース間にダイオードと抵抗から成るバイパス
回路４９を設けてもよい。
けを用いるので、第７図に示すように負のスパイクパル
スを亀くす為に微分回路４２とスイッチングトランジス
タ４８のペース間にダイオードと抵抗から成るバイパス
回路４９を設けてもよい。
又ツェナーダイオードによる定電圧回路の代りにコンパ
レータ等を用いて同様の機能を果たすようにしてもよい
。
レータ等を用いて同様の機能を果たすようにしてもよい
。
更にトリガ信号発生回路もコンデンサの充電に基づく遅
延に代わる種々の遅延素子を用いてもよいことはいうま
でもない。
延に代わる種々の遅延素子を用いてもよいことはいうま
でもない。
以上詳細に説明したように本発明は入力電圧に基づいて
コモンラインを開閉するようにしたので、デジタル信号
発生回路には交流電源の電圧の大きさにかかわらず所定
値以上の電圧が印加されることはない。このため電源電
圧の如何にかかわらず同一の装置を用いることが可能で
ある。従って従・来の個別対応方式のように電源電圧に
対応する種々の装置を準備する必要がなく、管理が容易
となる。又基準電圧を低く設定すればデジタル信号発生
回路の消費電力は小さくなり、小型、軽量化が可能であ
る。
コモンラインを開閉するようにしたので、デジタル信号
発生回路には交流電源の電圧の大きさにかかわらず所定
値以上の電圧が印加されることはない。このため電源電
圧の如何にかかわらず同一の装置を用いることが可能で
ある。従って従・来の個別対応方式のように電源電圧に
対応する種々の装置を準備する必要がなく、管理が容易
となる。又基準電圧を低く設定すればデジタル信号発生
回路の消費電力は小さくなり、小型、軽量化が可能であ
る。
更に読取速度は半サイクル以内であり、前述のようにコ
モンラインスイッチ回路に一つのサイリスタを用いた場
合も１サイクル以内で読取可能であって、従来例に比べ
て読取速度を大幅に向上することができる。
モンラインスイッチ回路に一つのサイリスタを用いた場
合も１サイクル以内で読取可能であって、従来例に比べ
て読取速度を大幅に向上することができる。
第１図は従来の入力信号読取装置の一例を示す回路図、
第２図は本発明の入力信号読取装置の一実施例を示すブ
ロック図、第３図は本実施例の主要部の回路図、第４図
（ａ）〜（ｅ）及び第５図（ａ）〜（ｊ）は夫々交流電
源の波高値が基準電圧の６倍及び２倍の場合の各部の波
形図、第６図（ｄ）、 （ｇ）〜（ｊ）は第６図に一点
鎖線で囲んだ部分Ａを時間軸上に拡大しして示す波形図
、第・７図は電圧検出回路の微分回路の他の実施例を示
す回路図である。 Ｑ１″−１６・・・接点、１６・・・交流電源、１ ’
Ｅ ４１゜４４・・・フォトカップラ、１１Ｌ１９〜３
８・・・デジタル信号発生回路、８６・・・電圧検出回
路、８６・・・コモンフィンスイッチ回路、１７・・・
トリガ信号発生回路、８８・・・コモンライン、８９・
・・配憶回路、４０・・・ツェナーダイオード、４５１
・・・微分回路、４５．４ａ４７・・・インバータ、Ｄ
Ｂ・・・ダイオードブリッジ 代珊人弁珊士 岡本宣喜（ほか１８ 第１図
第２図は本発明の入力信号読取装置の一実施例を示すブ
ロック図、第３図は本実施例の主要部の回路図、第４図
（ａ）〜（ｅ）及び第５図（ａ）〜（ｊ）は夫々交流電
源の波高値が基準電圧の６倍及び２倍の場合の各部の波
形図、第６図（ｄ）、 （ｇ）〜（ｊ）は第６図に一点
鎖線で囲んだ部分Ａを時間軸上に拡大しして示す波形図
、第・７図は電圧検出回路の微分回路の他の実施例を示
す回路図である。 Ｑ１″−１６・・・接点、１６・・・交流電源、１ ’
Ｅ ４１゜４４・・・フォトカップラ、１１Ｌ１９〜３
８・・・デジタル信号発生回路、８６・・・電圧検出回
路、８６・・・コモンフィンスイッチ回路、１７・・・
トリガ信号発生回路、８８・・・コモンライン、８９・
・・配憶回路、４０・・・ツェナーダイオード、４５１
・・・微分回路、４５．４ａ４７・・・インバータ、Ｄ
Ｂ・・・ダイオードブリッジ 代珊人弁珊士 岡本宣喜（ほか１８ 第１図
Claims (4)
- （１） 交流入力信号の有無を読取ってデジタル信号
に変換する入力信号読取装置であって、交流信号の共通
フィン及び夫々の交流入力信号源に接続され、交流入力
信号をデジタル信号に変換する、入力信号源に対応し走
数のデジタル信号発生回路と、前記各デジタル信号発生
回路に印加される交流信号電圧の絶対値が所定の基準電
圧以下であることを検出する電圧検出回路と、前記電圧
検出回路の検出出力に基づき前記デジタル信号発生回路
に接続される共通フィンを閉成するスイッチ回路と、前
記デジタル信号発生回路の出力信号を記憶する記憶回路
と、を具備することを特徴とする入力信号読取装置。 - （２）前記電圧検出回路の検出出力を所定時間遅延させ
たトリガ信号を発生するトリガ信号発生回路を有し、該
トリガ信号を前記記憶回路に与え、それに基づいて記憶
回路の記憶内容を更新することを特徴とする特許請求の
範囲第１項記載の入力信号読取装置。 - （３） 前記電圧検出回路は、整流回路と、該整流回
路の出力側に接続された定電圧回路とを有し、各周期の
定電圧動作の終了時に所定幅のパルス信号を出力するこ
とを特徴とする特許・請求の範囲第１項又は第２項記載
の入力信号読取装置。 - （４） 前記記憶回路は前記デジタル信号発生回路の
数に等しい記憶素子を有するものであることを特徴とす
る特許請求の範囲第１〜８項のいずれかに記載の入力信
号読取装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10252181A JPS584403A (ja) | 1981-06-30 | 1981-06-30 | 入力信号読取装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10252181A JPS584403A (ja) | 1981-06-30 | 1981-06-30 | 入力信号読取装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS584403A true JPS584403A (ja) | 1983-01-11 |
Family
ID=14329639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10252181A Pending JPS584403A (ja) | 1981-06-30 | 1981-06-30 | 入力信号読取装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS584403A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7829836B2 (en) | 2008-04-14 | 2010-11-09 | Mitsubishi Electric Corporation | Digital signal input device and method of controlling the same having a switching element that controls a period of applying direct-current voltage to a charging circuit |
-
1981
- 1981-06-30 JP JP10252181A patent/JPS584403A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7829836B2 (en) | 2008-04-14 | 2010-11-09 | Mitsubishi Electric Corporation | Digital signal input device and method of controlling the same having a switching element that controls a period of applying direct-current voltage to a charging circuit |
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