JPS5844488A - パタン発生装置 - Google Patents
パタン発生装置Info
- Publication number
- JPS5844488A JPS5844488A JP56143416A JP14341681A JPS5844488A JP S5844488 A JPS5844488 A JP S5844488A JP 56143416 A JP56143416 A JP 56143416A JP 14341681 A JP14341681 A JP 14341681A JP S5844488 A JPS5844488 A JP S5844488A
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- JP
- Japan
- Prior art keywords
- button
- memory
- circuit
- address
- pattern
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、文字あるＶ＆は図形等のコードを受取り、対
応する文字ある―は図形等のメタンを出力するバタン発
生装置に−するものである＠従来のむの種の装置では、
バタン発生装置内のパタンメモリが２重化されておらず
、パタンメ毎りのメモリ内容に欠陥がある場合あるいは
メモリ内容がこわ、れた場合には、誤っ九バタンが出力
される欠点があった。この欠点を改善するために、−パ
タンにパリティビットを付加してバタンメモリに記憶し
、バタンメモリより読出したパタンのパリティチェック
を行なうパタン発生装置もあるが、パタンあるいはパリ
ティピットが２ビツトζわれた場合には、パリティによ
る誤り判別はできず誤ったパタンか出方される欠点かあ
、りた。
応する文字ある―は図形等のメタンを出力するバタン発
生装置に−するものである＠従来のむの種の装置では、
バタン発生装置内のパタンメモリが２重化されておらず
、パタンメ毎りのメモリ内容に欠陥がある場合あるいは
メモリ内容がこわ、れた場合には、誤っ九バタンが出力
される欠点があった。この欠点を改善するために、−パ
タンにパリティビットを付加してバタンメモリに記憶し
、バタンメモリより読出したパタンのパリティチェック
を行なうパタン発生装置もあるが、パタンあるいはパリ
ティピットが２ビツトζわれた場合には、パリティによ
る誤り判別はできず誤ったパタンか出方される欠点かあ
、りた。
本発明は、これらの欠点を除去するために、パタン発生
装置内のバタンメモリを２重化して設け、かつ２重化し
たバタンメモリより読み出したパタンの照合を行なう照
合回路を設けたもので、以下図面について一詳細に説明
する。
装置内のバタンメモリを２重化して設け、かつ２重化し
たバタンメモリより読み出したパタンの照合を行なう照
合回路を設けたもので、以下図面について一詳細に説明
する。
第１図は本発明の一実施例であって、ｌは文字あるいは
図形コード（以下コードと略す）Ｃが入力されるコード
入力熾子、２は文字あるいは図形パタン（以下パタンと
略す）Ｐが出力されるパタン出力端子、３は照合結果Ｅ
が出力される照合結（゛例えば本パタン発生装置を制御
する制御装置）が、読取るための読取り信号ＲＱを出方
する読取り信号出力端子、５はコードＣを受取り初期設
定信号Ｒ８Ｔを出力しコードＣをアドレスＡ、Ａ／ｒｃ
変換して出力するアドレス変換回路、６はアドレスＡ、
Ａ／を受取りアドレスＡ、 Ａ／を出方した後読取り信
号ＲＱを出力するメモリ読出し回路、７はパシンを配置
しアドレスＡと読取り信号ＲＱを受取ることによりパタ
ンＰを出方するバタンメモリ、８はバタンメモリ７と同
一のパタンを１ｅｌｌしアドレスＡ′ と読取り信号Ｒ
Ｑを受取ることによりパタンＰ′を出力するバタンメモ
リ、９は初期設定信号Ｒ８Ｔを受取ることにより照合結
果Ｅの初期設定を行ないかつパタンＰとパタンＰ’ 全
受取ることによりパタンＰとパタンＰ′の照合をとり照
合結果Ｅを出力する照合回路である。なお本説明では、
照合結果が一致の場合にはＥ＝＝Ｑが出力され、不一致
の場合にはＥ、ｌが出方されるものとする。
図形コード（以下コードと略す）Ｃが入力されるコード
入力熾子、２は文字あるいは図形パタン（以下パタンと
略す）Ｐが出力されるパタン出力端子、３は照合結果Ｅ
が出力される照合結（゛例えば本パタン発生装置を制御
する制御装置）が、読取るための読取り信号ＲＱを出方
する読取り信号出力端子、５はコードＣを受取り初期設
定信号Ｒ８Ｔを出力しコードＣをアドレスＡ、Ａ／ｒｃ
変換して出力するアドレス変換回路、６はアドレスＡ、
Ａ／を受取りアドレスＡ、 Ａ／を出方した後読取り信
号ＲＱを出力するメモリ読出し回路、７はパシンを配置
しアドレスＡと読取り信号ＲＱを受取ることによりパタ
ンＰを出方するバタンメモリ、８はバタンメモリ７と同
一のパタンを１ｅｌｌしアドレスＡ′ と読取り信号Ｒ
Ｑを受取ることによりパタンＰ′を出力するバタンメモ
リ、９は初期設定信号Ｒ８Ｔを受取ることにより照合結
果Ｅの初期設定を行ないかつパタンＰとパタンＰ’ 全
受取ることによりパタンＰとパタンＰ′の照合をとり照
合結果Ｅを出力する照合回路である。なお本説明では、
照合結果が一致の場合にはＥ＝＝Ｑが出力され、不一致
の場合にはＥ、ｌが出方されるものとする。
次に動作を説明する０まずアドレス−換回路５はコード
′入力端子ｌよりコードＣを受′取り、照合回路９に初
期設定信号１’ＬＳＴを出力する。つぎに照合回路９は
照合結果ＥｔＥ＝Ｑに初期散１する。
′入力端子ｌよりコードＣを受′取り、照合回路９に初
期設定信号１’ＬＳＴを出力する。つぎに照合回路９は
照合結果ＥｔＥ＝Ｑに初期散１する。
つぎにアドレス変換回路５はコードｄに対応するパタン
か記憶されているバタンメモリ７のアドレスＡとバタン
メモリ８のアドレスＡ′を算出し、アドレスＡ、 Ａ’
を゛メ゛毛り読出し回路６゛に出力する０つぎ′にメ゛
モリ゛読出し回路６はアート゛レスＡをノ（タンメモリ
７に、アドレスＡ′をＡり゛□′ンメモリ８に出力讐る
０゛つぎにメモリ読゛出Ｃ゛回路６は読取り信号１’Ｌ
Ｑをバタンメモリ７、−８＞よび゛読取り゛信舟出力。
か記憶されているバタンメモリ７のアドレスＡとバタン
メモリ８のアドレスＡ′を算出し、アドレスＡ、 Ａ’
を゛メ゛毛り読出し回路６゛に出力する０つぎ′にメ゛
モリ゛読出し回路６はアート゛レスＡをノ（タンメモリ
７に、アドレスＡ′をＡり゛□′ンメモリ８に出力讐る
０゛つぎにメモリ読゛出Ｃ゛回路６は読取り信号１’Ｌ
Ｑをバタンメモリ７、−８＞よび゛読取り゛信舟出力。
熾子４に出力する０−
バタンメモリ７はアドレスＡから規定／（イト数（Ｎバ
イト）のパタンＰを、ノ（タンメモリ８はアドレスＡ’
からＮバイトの７４タンＰ′を同期して読出し、パタ
ンＰはバタン出力端子２および照会回路９に出力し、パ
タ゛ンＰ′ｉ照゛合回路９゛に出力する。つぎに照合回
路９はパタンｐ ｉ−＜タンＰ′の一合をと゛す、照合
結果が二数の場谷には照合結果Ｆｆ−Ｑを、照合結果が
不一致の場合ｒｃＦｉＥ−１を照合結果出力端子３に出
力する。
イト）のパタンＰを、ノ（タンメモリ８はアドレスＡ’
からＮバイトの７４タンＰ′を同期して読出し、パタ
ンＰはバタン出力端子２および照会回路９に出力し、パ
タ゛ンＰ′ｉ照゛合回路９゛に出力する。つぎに照合回
路９はパタンｐ ｉ−＜タンＰ′の一合をと゛す、照合
結果が二数の場谷には照合結果Ｆｆ−Ｑを、照合結果が
不一致の場合ｒｃＦｉＥ−１を照合結果出力端子３に出
力する。
以上の処理により、コードＣに対応するパタンＰおよび
読取り信号ＲＱが出力され、かつバタンメモリ７．８の
記憶内容が同一である場合には照合結果ｇ−０が出力さ
れる。ま九パタンメーモリ７．８に欠陥が生じパタンメ
（゛す７．８．の記憶内容が異る場合には照合結果Ｅ−
１が出力される。
読取り信号ＲＱが出力され、かつバタンメモリ７．８の
記憶内容が同一である場合には照合結果ｇ−０が出力さ
れる。ま九パタンメーモリ７．８に欠陥が生じパタンメ
（゛す７．８．の記憶内容が異る場合には照合結果Ｅ−
１が出力される。
第２図は照合回路９の一構成例を示した図であり′、１
０〜。１７はＲＸ−ＯＲ（排他的ＯＲ）回路、１８はＯ
Ｒ回路、１９はフリップフロップ回路で、ある。なお本
図ではパタンＰＳＰ／を８ビット並列データとして示し
た。
０〜。１７はＲＸ−ＯＲ（排他的ＯＲ）回路、１８はＯ
Ｒ回路、１９はフリップフロップ回路で、ある。なお本
図ではパタンＰＳＰ／を８ビット並列データとして示し
た。
次に動作を説明する。パターンＰＳＰ／のビットＯ〜７
が各々Ｂ Ｘ−ＯＲ回路１０−１７に入力されると、０
８回路、の・出−力８ＥＴはＰ−Ｐ／の場合に８ＥＴ−
５０、ＰＤＰ／の場合に８ＥＴ−１となる。
が各々Ｂ Ｘ−ＯＲ回路１０−１７に入力されると、０
８回路、の・出−力８ＥＴはＰ−Ｐ／の場合に８ＥＴ−
５０、ＰＤＰ／の場合に８ＥＴ−１となる。
フリップフロップ回路は８ＥＴ＝ ｌを受取ると照合結
果Ｆｌ＝ｌの状態を保持し、初期設定信、号Ｒ８Ｔを、
受取ると照合結果Ｒ−００状態を保持するＯ このような動作である九め、バタンＰ＝Ｐ／の場合には
照合結果Ｅ−０となり、一方バタンＰζｐ／の場合には
、照合結果はｇ＝ｌとなる。したがって照合結果Ｅ寓ｌ
を検出することにより本バタン発生装置の障害を判別で
きる。
果Ｆｌ＝ｌの状態を保持し、初期設定信、号Ｒ８Ｔを、
受取ると照合結果Ｒ−００状態を保持するＯ このような動作である九め、バタンＰ＝Ｐ／の場合には
照合結果Ｅ−０となり、一方バタンＰζｐ／の場合には
、照合結果はｇ＝ｌとなる。したがって照合結果Ｅ寓ｌ
を検出することにより本バタン発生装置の障害を判別で
きる。
１８３図は照合回路９の他の一構成例を示した図であり
、２０〜２７はＥＸ−ＯＲ回路、２８はＯＲ回路、２９
はパリティ発生回路である。なお、本図ではバタンＰ、
Ｐ／を８ビット並列デーーとして示した。また本図で
は初期設定信号ＲＡＴは動作に関与しないものとした。
、２０〜２７はＥＸ−ＯＲ回路、２８はＯＲ回路、２９
はパリティ発生回路である。なお、本図ではバタンＰ、
Ｐ／を８ビット並列デーーとして示した。また本図で
は初期設定信号ＲＡＴは動作に関与しないものとした。
次に動作を説明する。バタンＰ、Ｐ／のビット０〜７が
各々ＥＸ−ＯＲ回路２０〜２７に入力されると、ＯＲ回
路２８の出力Ｓはｐ富ｐｒの場合に８、、−ＱＳＰ！ｑ
Ｐ／の場合に８−１となる。パリティ発生回路２９はバ
タンＰと’ＯＲ回路２８Ｃ）出力８を受取り奇数パリテ
ィビットを“発生し、ヒれを照合結果Ｅとして出ガする
。
各々ＥＸ−ＯＲ回路２０〜２７に入力されると、ＯＲ回
路２８の出力Ｓはｐ富ｐｒの場合に８、、−ＱＳＰ！ｑ
Ｐ／の場合に８−１となる。パリティ発生回路２９はバ
タンＰと’ＯＲ回路２８Ｃ）出力８を受取り奇数パリテ
ィビットを“発生し、ヒれを照合結果Ｅとして出ガする
。
このような動作であるため、バタンＰ、、Ｐ／の場合に
は照会結果ＥはバタンＰの奇数パリティとなり、一方Ｐ
（Ｐ／の場合には照合結果ＥはパタンＰＯ偶数パリティ
となる。したがって、照合結果ＥがバタンＰの偶数パリ
ティになることを検出することにより、本バタン発生装
置の障害を判別できるＯ 以上説明したように、本パータン発生装置は、２重化さ
れたバタンメモリを持ち、２重化バタンメモリの照合を
行なってバタンと共に照合結果を出力するため、パリテ
ィチェック方式では検出できな一パタンメモリの２ビッ
ト誤りも検出可能であり、誤ったバタン出力を行なうの
は２重化されたバタンメモリの同一ピットに欠陥がある
場合のみであるから、・高度の信頼性を確保できる利点
があるＯ また、本バタン発生装置における照合回路は、簡単なゲ
ート回路でｉ成斗き、従来の装置に比ベハードウエアか
はとんど複雑化しない利点がある。
は照会結果ＥはバタンＰの奇数パリティとなり、一方Ｐ
（Ｐ／の場合には照合結果ＥはパタンＰＯ偶数パリティ
となる。したがって、照合結果ＥがバタンＰの偶数パリ
ティになることを検出することにより、本バタン発生装
置の障害を判別できるＯ 以上説明したように、本パータン発生装置は、２重化さ
れたバタンメモリを持ち、２重化バタンメモリの照合を
行なってバタンと共に照合結果を出力するため、パリテ
ィチェック方式では検出できな一パタンメモリの２ビッ
ト誤りも検出可能であり、誤ったバタン出力を行なうの
は２重化されたバタンメモリの同一ピットに欠陥がある
場合のみであるから、・高度の信頼性を確保できる利点
があるＯ また、本バタン発生装置における照合回路は、簡単なゲ
ート回路でｉ成斗き、従来の装置に比ベハードウエアか
はとんど複雑化しない利点がある。
第１図は本発明装置のＩｌｌｌｌ施水す図、第２図は本
発明装置の照合回路のｌ構成例を示す図、第３図は本発
明装置の照合回路の他の購成例を示す図である。 図中、ｌはコード入力電子、２はバタン出力端子、３は
照合ｉ果出力端子、４は読取や信号出力端子、５はアド
レス変換回路、６はメモリ読出し回路、７．８はバタン
メモリ、９は照合回路を示す０ 特許出願人 日本電信電話公社 代理人弁理士 森 １） 寛 ”ｔ−＋尼
発明装置の照合回路のｌ構成例を示す図、第３図は本発
明装置の照合回路の他の購成例を示す図である。 図中、ｌはコード入力電子、２はバタン出力端子、３は
照合ｉ果出力端子、４は読取や信号出力端子、５はアド
レス変換回路、６はメモリ読出し回路、７．８はバタン
メモリ、９は照合回路を示す０ 特許出願人 日本電信電話公社 代理人弁理士 森 １） 寛 ”ｔ−＋尼
Claims (2)
- （１） 文字あるいは図形バタンか格納された第１の
バタンメモリと、前記ＩＩのバタンメモリと同一のバタ
ンか格納された凧２のバタンメモリと文字あるいは図形
コードを受は取り初期設定信号を発生するとともに前記
コードに対応するバタンか格納されている前１１２ｍ１
のバタンメモリのアドレス゛および前記１２のバタンメ
モリのアドレスを算出するアドレス変換回路と、前記第
１のバタンメモリのアドレスおよび前記ＪＲ２のバタン
メモリのアドレスより前記バタンを同期して読出す読出
し回路と、前記初期設定信号により照合結果出力をクリ
アしかつ前記第１のバタンメモリおよび前記第２のバタ
ンメモリより読出され九前記パタンの照合を行ない、一
致か否かの前記照合結果出力を行なう照合回路により構
成され、コードを受取ると前記ｊｌｌｌｌのバタンメモ
リおよび前記第２のバタンメモリより前記コードに対応
するバタンを同期して読出して照合を行なｉ１前記ｍ１
のパタンメ（りより読出したバタンを出力するとともに
、前記照合結果出力を行なうことを特徴とするバタン発
生装置０ - （２） 特許請求の範ｉ！１ｍ１項記載のバタン発生
装置において、前記照合回路における照合結果が一歇の
場合には前記照合結果出力が前記バタンの偶数ある鱒は
奇、数パリティを成し、照合結果が不一致の場合には前
記照合結果出力が奇数あるーは偶数パリティを成すこと
を特徴とするバタン発生装置０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56143416A JPS5844488A (ja) | 1981-09-11 | 1981-09-11 | パタン発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56143416A JPS5844488A (ja) | 1981-09-11 | 1981-09-11 | パタン発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5844488A true JPS5844488A (ja) | 1983-03-15 |
Family
ID=15338250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56143416A Pending JPS5844488A (ja) | 1981-09-11 | 1981-09-11 | パタン発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5844488A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5570997A (en) * | 1978-11-18 | 1980-05-28 | Nec Corp | Error bit check system for read only memory |
| JPS55157042A (en) * | 1979-05-28 | 1980-12-06 | Toshiba Corp | Information processor |
-
1981
- 1981-09-11 JP JP56143416A patent/JPS5844488A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5570997A (en) * | 1978-11-18 | 1980-05-28 | Nec Corp | Error bit check system for read only memory |
| JPS55157042A (en) * | 1979-05-28 | 1980-12-06 | Toshiba Corp | Information processor |
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