JPH0689236A - ランダムアクセスメモリ監視回路 - Google Patents
ランダムアクセスメモリ監視回路Info
- Publication number
- JPH0689236A JPH0689236A JP4239881A JP23988192A JPH0689236A JP H0689236 A JPH0689236 A JP H0689236A JP 4239881 A JP4239881 A JP 4239881A JP 23988192 A JP23988192 A JP 23988192A JP H0689236 A JPH0689236 A JP H0689236A
- Authority
- JP
- Japan
- Prior art keywords
- parity
- data
- bit
- circuit
- random access
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】本発明は１ワードが１ビットのデータの読み／
書きを行うランダムアクセスメモリの監視回路に関し、
動作監視を正確に行うことのできる小規模な回路のＲＡ
Ｍ監視回路を実現することを目的とする。 【構成】１ビットの入力データと該データを書き込むア
ドレスとのパリティを発生する第１のパリティ発生手段
１０と、ランダムアクセスメモリ１００から読み出した
１ビットのデータと、該データを読み出したアドレスと
のパリティを発生する第２のパリティ発生手段２０と、
第１のパリティ発生手段１０で発生したパリティをメモ
リ１００に書き込んでおいたパリティと、第２のパリテ
ィ発生手段２０で発生したパリティとの一致を検出する
一致検出手段３０を備え構成する。
書きを行うランダムアクセスメモリの監視回路に関し、
動作監視を正確に行うことのできる小規模な回路のＲＡ
Ｍ監視回路を実現することを目的とする。 【構成】１ビットの入力データと該データを書き込むア
ドレスとのパリティを発生する第１のパリティ発生手段
１０と、ランダムアクセスメモリ１００から読み出した
１ビットのデータと、該データを読み出したアドレスと
のパリティを発生する第２のパリティ発生手段２０と、
第１のパリティ発生手段１０で発生したパリティをメモ
リ１００に書き込んでおいたパリティと、第２のパリテ
ィ発生手段２０で発生したパリティとの一致を検出する
一致検出手段３０を備え構成する。
Description
【０００１】
【産業上の利用分野】本発明は１ワードが１ビットのデ
ータの読み／書きを行うランダムアクセスメモリの監視
回路に関する。
ータの読み／書きを行うランダムアクセスメモリの監視
回路に関する。
【０００２】近年、各種通信装置にマイクロプロセッサ
を使用し、各種の制御をソフトウェアで行うようになっ
てきている。このようなソフトウェア制御においては、
マイクロプロセッサとともにランダムアクセスメモリが
使用されている。
を使用し、各種の制御をソフトウェアで行うようになっ
てきている。このようなソフトウェア制御においては、
マイクロプロセッサとともにランダムアクセスメモリが
使用されている。
【０００３】また、ランダムアクセスメモリはこのよう
な制御関係だけではなくデータの送受信を行うとき、一
次的にデータを蓄積するためのバッファとしても使用さ
れている。
な制御関係だけではなくデータの送受信を行うとき、一
次的にデータを蓄積するためのバッファとしても使用さ
れている。
【０００４】この様な各種通信装置等の信頼度を高める
ことが要求されており個々の装置に自己診断機能をもた
せている。このような、装置の自己診断機能の一つとし
て、メモリの動作監視がある。
ことが要求されており個々の装置に自己診断機能をもた
せている。このような、装置の自己診断機能の一つとし
て、メモリの動作監視がある。
【０００５】例えば、ランダムアクセスメモリに読み／
書きするデータエラーを検出する１つの方法としてパリ
ティチェックがある。図３はパリティチェックを説明す
る図である。（Ａ）は１ワードがＤ１〜Ｄ８の８ビット
のデータと、１ビットのパリティビットＰから構成した
例である。
書きするデータエラーを検出する１つの方法としてパリ
ティチェックがある。図３はパリティチェックを説明す
る図である。（Ａ）は１ワードがＤ１〜Ｄ８の８ビット
のデータと、１ビットのパリティビットＰから構成した
例である。
【０００６】ここでは、奇数パリティの例であり、ａは
「１」が８個で偶数であるので、パリティビットＰを
「０」とし、ｂは「１」が４個で偶数であるので、パリ
ティビットＰを「０」とし、ｃは「１」が５個で奇数で
あるので、パリティビットＰを「１」としている。
「１」が８個で偶数であるので、パリティビットＰを
「０」とし、ｂは「１」が４個で偶数であるので、パリ
ティビットＰを「０」とし、ｃは「１」が５個で奇数で
あるので、パリティビットＰを「１」としている。
【０００７】（Ｂ）は１ワードが１ビットのデータであ
り、（Ａ）で説明したような１ワードごとのパリティを
求めエラー検出を行うことができない。このような、１
ワードが１ビットのデータを読み／書きするランダムア
クセスメモリの動作監視を、小規模な回路で且つ確実に
行うことのできる監視回路が要求されている。
り、（Ａ）で説明したような１ワードごとのパリティを
求めエラー検出を行うことができない。このような、１
ワードが１ビットのデータを読み／書きするランダムア
クセスメモリの動作監視を、小規模な回路で且つ確実に
行うことのできる監視回路が要求されている。
【０００８】
【従来の技術】図４は従来例を説明する図を示す。図中
の１００はランダムアクセスメモリ（以下ＲＡＭと称す
る）、１１Ａ、２１Ａはインバータ、３１は排他的論理
和回路である。
の１００はランダムアクセスメモリ（以下ＲＡＭと称す
る）、１１Ａ、２１Ａはインバータ、３１は排他的論理
和回路である。
【０００９】この回路では１ビットのデータをＲＡＭ１
００に書き込むとともに、インバータ１１Ａで反転した
データを書き込んでいる。読み出しは、書込み側で反転
して書込んだデータを読出し、インバータ２１Ａでもう
一度反転することにより、もとのデータに戻し、読み出
したデータとの一致を排他的論理和回路３１で検出して
いる。
００に書き込むとともに、インバータ１１Ａで反転した
データを書き込んでいる。読み出しは、書込み側で反転
して書込んだデータを読出し、インバータ２１Ａでもう
一度反転することにより、もとのデータに戻し、読み出
したデータとの一致を排他的論理和回路３１で検出して
いる。
【００１０】排他的論理和回路３１は２つのデータが一
致すると「０」を出力し、不一致で「１」を出力するも
のであり、エラー発生の場合にはレベルが「１」のアラ
ーム信号を出力する。
致すると「０」を出力し、不一致で「１」を出力するも
のであり、エラー発生の場合にはレベルが「１」のアラ
ーム信号を出力する。
【００１１】
【発明が解決しようとする課題】上述の従来例では、入
力データが「１」の連続、あるいは「０」の連続となっ
た場合に、ＲＡＭ１００が障害で出力が「１」の連続ま
たは「０」の連続となると、ＲＡＭ１００の故障を検出
することができない場合が生じる。
力データが「１」の連続、あるいは「０」の連続となっ
た場合に、ＲＡＭ１００が障害で出力が「１」の連続ま
たは「０」の連続となると、ＲＡＭ１００の故障を検出
することができない場合が生じる。
【００１２】本発明は１ワードが１ビットのデータを読
み／書きするＲＡＭの動作監視を正確に行うことのでき
る小規模な回路のＲＡＭ監視回路を実現することを目的
とする。
み／書きするＲＡＭの動作監視を正確に行うことのでき
る小規模な回路のＲＡＭ監視回路を実現することを目的
とする。
【００１３】
【課題を解決するための手段】図１は本発明の原理図を
説明するブロック図を示す。図中の１００は１ワードが
１ビットのデータを読み書きを行うＲＡＭであり、１０
は１ビットの入力データと該データを書き込むアドレス
とのパリティを発生する第１のパリティ発生手段であ
り、２０はＲＡＭ１００から読み出した１ビットのデー
タと、該データを読み出したアドレスとのパリティを発
生する第２のパリティ発生手段である。
説明するブロック図を示す。図中の１００は１ワードが
１ビットのデータを読み書きを行うＲＡＭであり、１０
は１ビットの入力データと該データを書き込むアドレス
とのパリティを発生する第１のパリティ発生手段であ
り、２０はＲＡＭ１００から読み出した１ビットのデー
タと、該データを読み出したアドレスとのパリティを発
生する第２のパリティ発生手段である。
【００１４】また、３０は第１のパリティ発生回路１０
で発生しＲＡＭ１００に書き込んでおいたパリティと、
第２のパリティ発生回路２０で発生したパリティとの一
致を検出する一致検出手段であり、読み／書き側でそれ
ぞれ１ビットのデータとアドレスとのパリティを発生さ
せ、そのパリティの一致を検出する。
で発生しＲＡＭ１００に書き込んでおいたパリティと、
第２のパリティ発生回路２０で発生したパリティとの一
致を検出する一致検出手段であり、読み／書き側でそれ
ぞれ１ビットのデータとアドレスとのパリティを発生さ
せ、そのパリティの一致を検出する。
【００１５】
【作用】書き込み側では１ビットのデータを書き込むと
もに第１のパリティ発生手段１０により、１ビットの入
力データとアドレスとのパリティを発生しＲＡＭ１００
に書き込んでおく。
もに第１のパリティ発生手段１０により、１ビットの入
力データとアドレスとのパリティを発生しＲＡＭ１００
に書き込んでおく。
【００１６】読み出し側では第２のパリティ発生手段２
０で読み出した１ビットのデータと読み出しアドレスと
のパリティを発生し、第１のパリティ発生回路で発生し
ＲＡＭ１００に書き込んでおいたパリティとが一致して
いることを一致検出手段３０で検出することにより、Ｒ
ＡＭ１００の動作の監視を行う。
０で読み出した１ビットのデータと読み出しアドレスと
のパリティを発生し、第１のパリティ発生回路で発生し
ＲＡＭ１００に書き込んでおいたパリティとが一致して
いることを一致検出手段３０で検出することにより、Ｒ
ＡＭ１００の動作の監視を行う。
【００１７】
【実施例】図２は本発明の実施例を説明する図である。
図は原理図１で説明した第１のパリティ発生手段１０を
排他的論理和回路（以下ＥＯＲ回路と称する）１１、フ
リップフロップ回路（以下ＦＦ回路と称する）１２およ
び否定論理和回路（以下ＮＯＲ回路と称する）１３から
構成し、第２のパリティ発生手段２０として、第１のパ
リティ発生手段１０と同じ構成で、ＥＯＲ回路２１、Ｆ
Ｆ回路２２およびＮＯＲ回路２３から構成し、一致検出
手段３０としてＥＯＲ回３１から構成した例である。
図は原理図１で説明した第１のパリティ発生手段１０を
排他的論理和回路（以下ＥＯＲ回路と称する）１１、フ
リップフロップ回路（以下ＦＦ回路と称する）１２およ
び否定論理和回路（以下ＮＯＲ回路と称する）１３から
構成し、第２のパリティ発生手段２０として、第１のパ
リティ発生手段１０と同じ構成で、ＥＯＲ回路２１、Ｆ
Ｆ回路２２およびＮＯＲ回路２３から構成し、一致検出
手段３０としてＥＯＲ回３１から構成した例である。
【００１８】ここでは、１ビットのデータを最初に入力
し、続いてアドレスに入力するものとする。まず、一方
の入力端子にデータ位置を示すデータ位置信号「１」が
入力されると他方の入力端子の信号の如何にかかわらず
ＮＯＲ回路１３は「０」を出力する。ＥＯＲ回路１１は
２つの入力データが一致しているときは「０」を出力す
るものであり、最初の入力データである１ビットのデー
タとＮＯＲ回路１３の出力する「０」との排他的論理和
をＥＯＲ回路１１でとる。
し、続いてアドレスに入力するものとする。まず、一方
の入力端子にデータ位置を示すデータ位置信号「１」が
入力されると他方の入力端子の信号の如何にかかわらず
ＮＯＲ回路１３は「０」を出力する。ＥＯＲ回路１１は
２つの入力データが一致しているときは「０」を出力す
るものであり、最初の入力データである１ビットのデー
タとＮＯＲ回路１３の出力する「０」との排他的論理和
をＥＯＲ回路１１でとる。
【００１９】すなわち１ビットの入力データが「０」の
ときは「０」が出力され、入力データが「１」のときは
「１」が出力される。この出力をＦＦ回路１２で打って
その反転出力をＮＯＲ回路１３に入力する。
ときは「０」が出力され、入力データが「１」のときは
「１」が出力される。この出力をＦＦ回路１２で打って
その反転出力をＮＯＲ回路１３に入力する。
【００２０】次のビット以降では、データ位置信号は
「０」となっているので、ＮＯＲ回路１３はＦＦ回路１
２の反転出力を反転した信号を出力する。ＥＯＲ回路１
１はこの信号を入力として、次の入力データであるアド
レスビットの第１ビットとの排他的論理和をとることに
より、アドレスビットが「１」であれば、ＦＦ回路１２
の状態を反転し、入力データが「０」であればＦＦ回路
１２の状態はそのままで保持される。
「０」となっているので、ＮＯＲ回路１３はＦＦ回路１
２の反転出力を反転した信号を出力する。ＥＯＲ回路１
１はこの信号を入力として、次の入力データであるアド
レスビットの第１ビットとの排他的論理和をとることに
より、アドレスビットが「１」であれば、ＦＦ回路１２
の状態を反転し、入力データが「０」であればＦＦ回路
１２の状態はそのままで保持される。
【００２１】このように、「１」が入力されるごとに、
状態を反転することにより、パリティを発生する。出力
側のパリティの発生も同じ動作である。
状態を反転することにより、パリティを発生する。出力
側のパリティの発生も同じ動作である。
【００２２】このようにして、１ワードが１ビットのデ
ータも、アドレスとのパリティを発生しＲＡＭ１００に
書き込んでおき、読み出し側では、読み出した１ビット
のデータと読み出しアドレスのパリティを求め、ＥＯＲ
回路３１で２つのパリティを比較し、不一致のときにア
ラーム信号「１」を出力することによりＲＡＭの動作監
視を行うことができる。
ータも、アドレスとのパリティを発生しＲＡＭ１００に
書き込んでおき、読み出し側では、読み出した１ビット
のデータと読み出しアドレスのパリティを求め、ＥＯＲ
回路３１で２つのパリティを比較し、不一致のときにア
ラーム信号「１」を出力することによりＲＡＭの動作監
視を行うことができる。
【００２３】
【発明の効果】本発明によれば、１ワードが１ビットの
データとアドレスとのパリティを発生させ、書き込み側
のパリティと読み出し側のパリティとを比較することに
より、ＲＡＭの動作監視を正確に行うことのできる小規
模な監視回路を実現することができる。
データとアドレスとのパリティを発生させ、書き込み側
のパリティと読み出し側のパリティとを比較することに
より、ＲＡＭの動作監視を正確に行うことのできる小規
模な監視回路を実現することができる。
【図１】 本発明の原理を説明するブロック図
【図２】 本発明の実施例を説明する図
【図３】 パリティチェックを説明する図
【図４】 従来例を説明する図
１００ ＲＡＭ １０ 第１のパリティ発生手段 １１、２１、３１ ＥＯＲ回路 １２、２２ ＦＦ回路 １３、２３ ＮＯＲ回路 １１Ａ、２１Ａ インバータ ２０ 第１のパリティ発生手段 ３０ 一致検出手段
Claims (1)
- 【請求項１】 １ワードが１ビットのデータの読み／書
きを行うランダムアクセスメモリ（１００）の監視回路
であって、 １ビットの入力データと該データを書き込むアドレスと
のパリティを発生する第１のパリティ発生手段（１０）
と、 前記ランダムアクセスメモリ（１００）から読み出した
１ビットのデータと、該データを読み出したアドレスと
のパリティを発生する第２のパリティ発生手段（２０）
と、 前記第１のパリティ発生手段（１０）で発生し、前記メ
モリ（１００）に書き込んでおいたパリティと、前記第
２のパリティ発生手段（２０）で発生したパリティとの
一致を検出する一致検出手段（３０）を備え、 前記第１のパリティ発生手段（１０）で１ビットの入力
データと書き込みアドレスのパリティを発生し、前記ラ
ンダムアクセスメモリ（１００）に書き込んでおき、第
２のパリティ発生手段（２０）で読み出した１ビットの
データと読み出しアドレスとのパリティを発生し、前記
第１のパリティ発生回路（１０）で発生し、前記メモリ
（１００）に書き込んでおいたパリティとが一致してい
ることを前記一致検出手段（３０）で検出することを特
徴とするランダムアクセスメモリ監視回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4239881A JPH0689236A (ja) | 1992-09-09 | 1992-09-09 | ランダムアクセスメモリ監視回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4239881A JPH0689236A (ja) | 1992-09-09 | 1992-09-09 | ランダムアクセスメモリ監視回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0689236A true JPH0689236A (ja) | 1994-03-29 |
Family
ID=17051273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4239881A Withdrawn JPH0689236A (ja) | 1992-09-09 | 1992-09-09 | ランダムアクセスメモリ監視回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0689236A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006079811A (ja) * | 2004-09-06 | 2006-03-23 | Samsung Electronics Co Ltd | エラー検出用パリティー発生器を備えた半導体メモリ装置 |
| JP2011108325A (ja) * | 2009-11-18 | 2011-06-02 | Nec Computertechno Ltd | 故障検出回路 |
| JP2011134363A (ja) * | 2009-12-22 | 2011-07-07 | Fujitsu Semiconductor Ltd | インターフェース回路、パリティビット割付方法及び半導体記憶装置 |
-
1992
- 1992-09-09 JP JP4239881A patent/JPH0689236A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006079811A (ja) * | 2004-09-06 | 2006-03-23 | Samsung Electronics Co Ltd | エラー検出用パリティー発生器を備えた半導体メモリ装置 |
| US7783941B2 (en) | 2004-09-06 | 2010-08-24 | Samsung Electronics Co., Ltd. | Memory devices with error detection using read/write comparisons |
| JP2011108325A (ja) * | 2009-11-18 | 2011-06-02 | Nec Computertechno Ltd | 故障検出回路 |
| JP2011134363A (ja) * | 2009-12-22 | 2011-07-07 | Fujitsu Semiconductor Ltd | インターフェース回路、パリティビット割付方法及び半導体記憶装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4580265A (en) | Failure detection method and apparatus | |
| JPH0689236A (ja) | ランダムアクセスメモリ監視回路 | |
| JP2806856B2 (ja) | 誤り検出訂正回路の診断装置 | |
| JP3071846B2 (ja) | パリティーエラー検出方法及びパリティーエラー検出回路 | |
| JPH06309185A (ja) | 情報処理装置 | |
| JP3225904B2 (ja) | 回路故障検出回路 | |
| JPS62125453A (ja) | 記憶装置 | |
| JPS6373437A (ja) | パリテイ回路検査方式 | |
| JPH0756816A (ja) | メモリの制御装置 | |
| JPH0561777A (ja) | 記憶制御回路 | |
| JPH02310752A (ja) | メモリ素子のアドレスチェック方式 | |
| JPH08221282A (ja) | パリティ生成・チエック回路 | |
| JPH02129742A (ja) | メモリに対するアドレス信号の異常検出方法 | |
| JPH038040A (ja) | １ビット誤リ情報記憶装置 | |
| JPH0216658A (ja) | 記憶装置 | |
| JPS6155131B2 (ja) | ||
| JPH05224968A (ja) | データチェック方式 | |
| JPS6155696B2 (ja) | ||
| JPH01194035A (ja) | 情報処理装置のアドレスパリティチェック方式 | |
| JPH11282763A (ja) | 記憶装置監視装置および方法 | |
| JPS62205456A (ja) | 記憶装置 | |
| JPH01121941A (ja) | データバッファ装置 | |
| JPS63261436A (ja) | パリテイエラ−リカバリ方式 | |
| JPH02191043A (ja) | ディジタル入力回路のチェック方法 | |
| JPH10124402A (ja) | メモリチェック回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991130 |