JPS584448A - デ−タ処理回路 - Google Patents
デ−タ処理回路Info
- Publication number
- JPS584448A JPS584448A JP10258281A JP10258281A JPS584448A JP S584448 A JPS584448 A JP S584448A JP 10258281 A JP10258281 A JP 10258281A JP 10258281 A JP10258281 A JP 10258281A JP S584448 A JPS584448 A JP S584448A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- processing
- output
- data
- processing circuit
- Prior art date
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- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30072—Arrangements for executing specific machine instructions to perform conditional operations, e.g. using predicates or guards
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、条件処理を含む判断処理を高速に実用できる
、データ処理回路に関するものである。
、データ処理回路に関するものである。
データ処理装置においては、入力データに対して内部に
蓄えられている条件によって判断を行なって、判断結果
を出力として得るというような、条件処理を含む判断処
理が必要な場合がある。従来、このような条件処理を含
む判断処理を実行するデータ処理方式の実現手法として
杜、計数回路の内容に処理内容をそれぞれ対応させ、計
数回路の出力によって処理回路における処理内容を指定
するようにしそ、計数回路が計数するごとに処理内容を
変化させて順次データを処理し、またはデータにより判
断した内容を出力していた。
蓄えられている条件によって判断を行なって、判断結果
を出力として得るというような、条件処理を含む判断処
理が必要な場合がある。従来、このような条件処理を含
む判断処理を実行するデータ処理方式の実現手法として
杜、計数回路の内容に処理内容をそれぞれ対応させ、計
数回路の出力によって処理回路における処理内容を指定
するようにしそ、計数回路が計数するごとに処理内容を
変化させて順次データを処理し、またはデータにより判
断した内容を出力していた。
第１１祉従来の条件処理を含む判断処理を実行するデー
タ処理回路の一例を示している。同−図において１は計
数回路、２は入力選択回路、３は処理回路である。計数
回路１は、計数回路出力０１によって、処理回路３に対
して処理内容を指定する。同時に入力選択回路２は、計
数回路出力０１によって、入力データ０４〜０６ から
処理回路３における処理内容に対応した入力データを選
択して、選択回路出力０２を生じ、処理回路３に入力す
る。
タ処理回路の一例を示している。同−図において１は計
数回路、２は入力選択回路、３は処理回路である。計数
回路１は、計数回路出力０１によって、処理回路３に対
して処理内容を指定する。同時に入力選択回路２は、計
数回路出力０１によって、入力データ０４〜０６ から
処理回路３における処理内容に対応した入力データを選
択して、選択回路出力０２を生じ、処理回路３に入力す
る。
処理回路３における処理結果により、処理回路出力０３
を生じる。計数回路１は１回の処理が終了するごとに計
数内容を変更し、これによって計数回路出力０１が変化
して、処理内容の変更が行われる。
を生じる。計数回路１は１回の処理が終了するごとに計
数内容を変更し、これによって計数回路出力０１が変化
して、処理内容の変更が行われる。
従来の条件処理を含む判断処理を実行するデータ処理回
路においては、このような方法で処理を行なっていたた
め、ある定められた順序でしか処理が行われず、処理内
容を最適な順序で行うような複雑な処理は不可能である
ため、必要な処理内容のみを高速に行うような手法をと
ることはできなかった。
路においては、このような方法で処理を行なっていたた
め、ある定められた順序でしか処理が行われず、処理内
容を最適な順序で行うような複雑な処理は不可能である
ため、必要な処理内容のみを高速に行うような手法をと
ることはできなかった。
本発明は、このような従来技術の欠点を除去しようとす
るものであって、その目的は最適な順序で処理内容を実
行することによシ、条件処理を含む判断処理を高速に行
うことができるデータ処理回路を提供することにある。
るものであって、その目的は最適な順序で処理内容を実
行することによシ、条件処理を含む判断処理を高速に行
うことができるデータ処理回路を提供することにある。
本発明のデータ処理回路は、読出し用メモリ（以下ＲＯ
Ｍという）とラッチ回路とによって順序°回路を構成し
、処理回路における処理結果をＲＯＭのアドレス入力に
加えることによって、最適な順序で処理を行えるように
したものである。
Ｍという）とラッチ回路とによって順序°回路を構成し
、処理回路における処理結果をＲＯＭのアドレス入力に
加えることによって、最適な順序で処理を行えるように
したものである。
以下、実施例について本発明の詳細な説明する。
第２１紘本発明のデータ処理回路の一実施例の構成を示
している。同図において、第１図におけると同じ部分は
同じ番号で示されており、４はＲＯＭ、５はラッチ回路
である。
している。同図において、第１図におけると同じ部分は
同じ番号で示されており、４はＲＯＭ、５はラッチ回路
である。
第２図において、ラッチ回路５はラッチ回路出力０８を
発生して処理回路３に入力する。これによって処理回路
５における処理内容が指定される。
発生して処理回路３に入力する。これによって処理回路
５における処理内容が指定される。
ラッチ回路出力０８は同時に入力選択回路２にも入力さ
れ、これによって入力選択回路２は、入力データ０４〜
０６ から、処理回路５における処理内容に対応した
データを選択して、選択回路出力０２を生じる０選択回
路出力０２は処理回路３に入力され、これによって処理
回路５において処理が行われて、処理回路出力ｏ３を生
じる。処理回路出力０３は、ラッチ回路出力０８ととも
にＲＯＭ４ヘアドレス入力として加えられ、これによっ
てＲＯＭ４からＲＯＭ出力０７を生じる。’ＲＯＭ出力
ｏ７はラッチ回路５に入力され、・ラッチ回路５はこれ
を一時記憶してラッチ回路出力０８を生じる。ラッチ回
路出力０８は、前述のように入力選択回路２における入
力データの選択と処理回路３における処理内容とを指定
する。
れ、これによって入力選択回路２は、入力データ０４〜
０６ から、処理回路５における処理内容に対応した
データを選択して、選択回路出力０２を生じる０選択回
路出力０２は処理回路３に入力され、これによって処理
回路５において処理が行われて、処理回路出力ｏ３を生
じる。処理回路出力０３は、ラッチ回路出力０８ととも
にＲＯＭ４ヘアドレス入力として加えられ、これによっ
てＲＯＭ４からＲＯＭ出力０７を生じる。’ＲＯＭ出力
ｏ７はラッチ回路５に入力され、・ラッチ回路５はこれ
を一時記憶してラッチ回路出力０８を生じる。ラッチ回
路出力０８は、前述のように入力選択回路２における入
力データの選択と処理回路３における処理内容とを指定
する。
このように本発明のデータ処理回路によれば、現在の処
理内容とその処理結果とをＲＯＭのアドレス入力とし【
加えることによって、次に処理すべき内容がＲＯＭ出力
として決定される。従って、処理順序ｌｌＲＯＭのプロ
グラミングによって容易に決定される０本発明のデータ
処理回路において杜、このような手法によって、所要の
処理内容を最適な順序で行うことができるので、処理を
高速化することが可能となる。
理内容とその処理結果とをＲＯＭのアドレス入力とし【
加えることによって、次に処理すべき内容がＲＯＭ出力
として決定される。従って、処理順序ｌｌＲＯＭのプロ
グラミングによって容易に決定される０本発明のデータ
処理回路において杜、このような手法によって、所要の
処理内容を最適な順序で行うことができるので、処理を
高速化することが可能となる。
以上説明したように本発明のデータ処理回路によれば、
次に処理すべき内容が現在の処理内容とその処理結果と
によって決定されるため、最適な順序で必要な処理を行
うことができ、従って高速な処理が可能になって、極め
て効果的である。
次に処理すべき内容が現在の処理内容とその処理結果と
によって決定されるため、最適な順序で必要な処理を行
うことができ、従って高速な処理が可能になって、極め
て効果的である。
第１図は従来のデータ処理回路の構成を示すブロック図
、第２図は本発明のデータ処理回路の一実施例の構成を
示すブロック図である。 １・・・計数回路、２・・・入力選択回路、５・・・処
理回路、４・・・読出し用メモリ（ＲＯＭ）、５・・・
ラッチ回路、ロー ・・・計数回路出力、０２・・・選
択回路出力、０３・・・処理回路出力、０４〜０６
・・・入力データ、０７・・・絖出し用メモリ（ＲＯＭ
）出力、０８・・・ラッチ回路出力 特許出願人富士通株式会社
、第２図は本発明のデータ処理回路の一実施例の構成を
示すブロック図である。 １・・・計数回路、２・・・入力選択回路、５・・・処
理回路、４・・・読出し用メモリ（ＲＯＭ）、５・・・
ラッチ回路、ロー ・・・計数回路出力、０２・・・選
択回路出力、０３・・・処理回路出力、０４〜０６
・・・入力データ、０７・・・絖出し用メモリ（ＲＯＭ
）出力、０８・・・ラッチ回路出力 特許出願人富士通株式会社
Claims (1)
- 処理内容を指定する信号に応じて入力゛選択回路におい
て入力データを選択して処理回路に入力するとともに該
信号に応じて処理回路において入力データの処理を行う
データ処理回路において、処理回路における現在の処理
の内容とその処理の結果とによって次に行うべき処理の
内容を指定する出力を発生する読出し用メモリと、該読
出し用メモリの出力を一時記憶するラッチ回路とを具え
、該ラッチ回路の出力によって入力選択回路における入
力データの選択と処理回路における処理の内容とを指定
することを特徴とするデータ処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10258281A JPS584448A (ja) | 1981-06-30 | 1981-06-30 | デ−タ処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10258281A JPS584448A (ja) | 1981-06-30 | 1981-06-30 | デ−タ処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS584448A true JPS584448A (ja) | 1983-01-11 |
| JPS6229817B2 JPS6229817B2 (ja) | 1987-06-29 |
Family
ID=14331216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10258281A Granted JPS584448A (ja) | 1981-06-30 | 1981-06-30 | デ−タ処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS584448A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05189200A (ja) * | 1992-07-23 | 1993-07-30 | Matsushita Electric Ind Co Ltd | ディジタル信号処理装置 |
| US5312790A (en) * | 1993-06-09 | 1994-05-17 | The United States Of America As Represented By The Secretary Of The Army | Ceramic ferroelectric material |
| US5314651A (en) * | 1992-05-29 | 1994-05-24 | Texas Instruments Incorporated | Fine-grain pyroelectric detector material and method |
| WO1994029925A1 (en) * | 1993-06-09 | 1994-12-22 | The United States Of America, Represented By The Secretary Of The Army | Antennas using novel ceramic ferroelectric materials |
| US5566046A (en) * | 1994-02-18 | 1996-10-15 | Texas Instruments Incorporated | Microelectronic device with capacitors having fine-grain dielectric material |
-
1981
- 1981-06-30 JP JP10258281A patent/JPS584448A/ja active Granted
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5314651A (en) * | 1992-05-29 | 1994-05-24 | Texas Instruments Incorporated | Fine-grain pyroelectric detector material and method |
| JPH05189200A (ja) * | 1992-07-23 | 1993-07-30 | Matsushita Electric Ind Co Ltd | ディジタル信号処理装置 |
| US5312790A (en) * | 1993-06-09 | 1994-05-17 | The United States Of America As Represented By The Secretary Of The Army | Ceramic ferroelectric material |
| WO1994029925A1 (en) * | 1993-06-09 | 1994-12-22 | The United States Of America, Represented By The Secretary Of The Army | Antennas using novel ceramic ferroelectric materials |
| WO1994029234A1 (en) * | 1993-06-09 | 1994-12-22 | The United States Of America, Represented By Th | Novel ceramic ferroelectric material |
| US5566046A (en) * | 1994-02-18 | 1996-10-15 | Texas Instruments Incorporated | Microelectronic device with capacitors having fine-grain dielectric material |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6229817B2 (ja) | 1987-06-29 |
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