JPS5844570A - ベクトル処理における異常検出方式 - Google Patents
ベクトル処理における異常検出方式Info
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- JPS5844570A JPS5844570A JP56142977A JP14297781A JPS5844570A JP S5844570 A JPS5844570 A JP S5844570A JP 56142977 A JP56142977 A JP 56142977A JP 14297781 A JP14297781 A JP 14297781A JP S5844570 A JPS5844570 A JP S5844570A
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本褪明は、ベクトル処理における異常検出方式−’ Ｋ
関し、ベクトル処理装置より所定の要求数のデータが確
実に処理されたか否かをチェックしようとするものであ
る。
関し、ベクトル処理装置より所定の要求数のデータが確
実に処理されたか否かをチェックしようとするものであ
る。
オペランドａとｂを演算して結果Ｃを求めるような命令
において該ａ、ｂが共に複数のニレ゛メン） １１＠＊
ａｔｅ ａｔ ””” ＋ ｂａｒ ｂｌ、 ｂｌ
””−’からなり結果Ｃは対応エレメントａ・とｂ・、
ａ、とｂｌ・・・−・・を演算（加算０乗算等）したも
のである場合（詳しくはａ。
において該ａ、ｂが共に複数のニレ゛メン） １１＠＊
ａｔｅ ａｔ ””” ＋ ｂａｒ ｂｌ、 ｂｌ
””−’からなり結果Ｃは対応エレメントａ・とｂ・、
ａ、とｂｌ・・・−・・を演算（加算０乗算等）したも
のである場合（詳しくはａ。
ｂ、ｃはベクトルレジスタのレジスタ番号を示し、１゜
、ｂ・などはその内容いわゆるエレメント番号を示す）
、か＼る命令を実行する装置をベクトル処理装置と呼ぶ
。この株の装置は１？ｉＦ願昭５４−４７７７４等で詳
述されている。ベクトル処理装置では、前述しているよ
うにオペランドａとｂを演算して演算結果・を出力する
場合、ａ、’ｂ、ｊはベクトルレジスタのレジスタ番号
を示すようにしておく。
、ｂ・などはその内容いわゆるエレメント番号を示す）
、か＼る命令を実行する装置をベクトル処理装置と呼ぶ
。この株の装置は１？ｉＦ願昭５４−４７７７４等で詳
述されている。ベクトル処理装置では、前述しているよ
うにオペランドａとｂを演算して演算結果・を出力する
場合、ａ、’ｂ、ｊはベクトルレジスタのレジスタ番号
を示すようにしておく。
またオペランドａ、ｂ、ｃは、演算を実行する前に予め
ａ、ｊを主記憶よシもってきておき、ａ。
ａ、ｊを主記憶よシもってきておき、ａ。
ｂがベクトルレジスタに格納されてから演算を実行する
ようにする。さらに１演算結果Ｃが出力されベクトルレ
ジスタに格納されてから主記憶にストアする。なおベク
トル処理装置ＫＦｉ、＊ｅ ｂを主記憶からベクトルレ
ジスタにもってくる命令（例えばベクトルロード命令）
あるいは演算結果［株］をベクトルレジスタから主記憶
にストアする命令（例えばぺ）トルストア命令）を有し
ている。
ようにする。さらに１演算結果Ｃが出力されベクトルレ
ジスタに格納されてから主記憶にストアする。なおベク
トル処理装置ＫＦｉ、＊ｅ ｂを主記憶からベクトルレ
ジスタにもってくる命令（例えばベクトルロード命令）
あるいは演算結果［株］をベクトルレジスタから主記憶
にストアする命令（例えばぺ）トルストア命令）を有し
ている。
このよ６にロード／ストアと演算を独立の命令で実行さ
せるよう圧しておくこと蹟より、メモリのパンクビジー
ある。い庁タクセス間との優先順位等によるデータ転送
の乱れが演算器に影響を及ぼさないようＫなる。第１図
はそのメ阜すアクセス部を示し、Ｍａｗ１・〜Ｎａｖａ
ｌは複数個本例でＦｉ８モジエールの主記憶、Ｍｃｗは
その制御装装置で、メモリアクセス要求があると優゛先
順位、バンクビジー勢の条件″をとって主記憶ＭＢｕＫ
対し続出し、書込みのアクセスを行なう、１２．１４は
アクセス要求部、ＩＳ、１８＃ｉアクセスデ一タ処理部
、２゜はベクトルレジスタ、２２は命令制御部であり、
１２〜２２および加算部０乗算部、除算部（これら図示
せず）Ｋよ）ベクトル５処理装置が構成される。ＡＬは
アクセスバス、ＡＰはアクセス要求部Ｂの各々に対応し
て設けられ該バスを通して送もれる信号を受けるポート
、ＤＢは続出し′／ｉ込みデータバス、ＢＬＩＩ−１ア
クセスバスＡ１の各々に対応するデータ送出／書込みデ
ータ要求信号を伝送する信号線である。バスムＢで送ら
れる信号はアクセスすべきメモリアドレス、オペレージ
ｌン、最終アクセス信号、要求信号などであり、骸オペ
レージｌンには例えばブロックロード、８バイト、ロー
ド、ブロックフルストア、ブロックパーシャルストア、
８）イトフルストア、８バイトパーシヤルストアなどが
ある。命令制御部２２から信号線Ｌ＆＠Ｌｂを通してア
クセス要求部おＩびアクセスデータ処理部１２．１４．
１６．１８へ送られる信号には命令起動信号、オペレー
ジ■ンコート、ヘクトル兼、先頭エレメントのアドレス
、エレメント間距離などがある。
せるよう圧しておくこと蹟より、メモリのパンクビジー
ある。い庁タクセス間との優先順位等によるデータ転送
の乱れが演算器に影響を及ぼさないようＫなる。第１図
はそのメ阜すアクセス部を示し、Ｍａｗ１・〜Ｎａｖａ
ｌは複数個本例でＦｉ８モジエールの主記憶、Ｍｃｗは
その制御装装置で、メモリアクセス要求があると優゛先
順位、バンクビジー勢の条件″をとって主記憶ＭＢｕＫ
対し続出し、書込みのアクセスを行なう、１２．１４は
アクセス要求部、ＩＳ、１８＃ｉアクセスデ一タ処理部
、２゜はベクトルレジスタ、２２は命令制御部であり、
１２〜２２および加算部０乗算部、除算部（これら図示
せず）Ｋよ）ベクトル５処理装置が構成される。ＡＬは
アクセスバス、ＡＰはアクセス要求部Ｂの各々に対応し
て設けられ該バスを通して送もれる信号を受けるポート
、ＤＢは続出し′／ｉ込みデータバス、ＢＬＩＩ−１ア
クセスバスＡ１の各々に対応するデータ送出／書込みデ
ータ要求信号を伝送する信号線である。バスムＢで送ら
れる信号はアクセスすべきメモリアドレス、オペレージ
ｌン、最終アクセス信号、要求信号などであり、骸オペ
レージｌンには例えばブロックロード、８バイト、ロー
ド、ブロックフルストア、ブロックパーシャルストア、
８）イトフルストア、８バイトパーシヤルストアなどが
ある。命令制御部２２から信号線Ｌ＆＠Ｌｂを通してア
クセス要求部おＩびアクセスデータ処理部１２．１４．
１６．１８へ送られる信号には命令起動信号、オペレー
ジ■ンコート、ヘクトル兼、先頭エレメントのアドレス
、エレメント間距離などがある。
第２図は第１図のデータの部分について詳細に述べるた
めの一実施例を示す、第２図においてｇｃｃｏ〜７はＭ
８ｍＯ〜７の読出し／書込みのアクセスに対しての誤シ
検出および誤り訂正回路であり、１７−１〜１７−４は
ＥＣＣ０〜５あるいはＥＣＣ４〜７からのデータを各ア
クセスデータ処理部に分配するための館１のバス切替回
路であシ、１．６’、 １８’はアクセスデータ処理部
１６あるいは１８の一部である第２のバス切替回路を示
す。第２のバス切替回路１６′あるいは１８′において
ＶＲと接続される部分はエレメント番号にバスが対応し
ており、ＭＣｕと接続される部分はＭ８ｕ番号に対応し
ており、それぞれの部分はＭ８ｕＧないしＭａｗ ４
、 ＭＢｕ１ないしＭｕｍ ５ 、 Ｍ８ｉ＋ ２ない
しＭＢｕ６． ＭＢｕ ５ないし４１７のＭａｍと続出
し／書込み可能となるようにしている。
めの一実施例を示す、第２図においてｇｃｃｏ〜７はＭ
８ｍＯ〜７の読出し／書込みのアクセスに対しての誤シ
検出および誤り訂正回路であり、１７−１〜１７−４は
ＥＣＣ０〜５あるいはＥＣＣ４〜７からのデータを各ア
クセスデータ処理部に分配するための館１のバス切替回
路であシ、１．６’、 １８’はアクセスデータ処理部
１６あるいは１８の一部である第２のバス切替回路を示
す。第２のバス切替回路１６′あるいは１８′において
ＶＲと接続される部分はエレメント番号にバスが対応し
ており、ＭＣｕと接続される部分はＭ８ｕ番号に対応し
ており、それぞれの部分はＭ８ｕＧないしＭａｗ ４
、 ＭＢｕ１ないしＭｕｍ ５ 、 Ｍ８ｉ＋ ２ない
しＭＢｕ６． ＭＢｕ ５ないし４１７のＭａｍと続出
し／書込み可能となるようにしている。
各アクセスデータ処理部とＶＲとのバスは４エレメント
分設けられている。各エレメント、はデータ幅は例えば
４バイトあるいは８バイトである。
分設けられている。各エレメント、はデータ幅は例えば
４バイトあるいは８バイトである。
し九がってこれに見合うだけのデータ転送速度がＭＣｖ
ｓとベクトル処理装置間Ｗｃ要求されるとともに１ＭＣ
−とＭＢｕ関においても同様のことが要求される。
ｓとベクトル処理装置間Ｗｃ要求されるとともに１ＭＣ
−とＭＢｕ関においても同様のことが要求される。
また、Ｍａｗ１上におけるベクトルデータは連続領域に
ある場合あるいは不連続領域になる場合（ある距離をも
りてデータが配置される）があり、一般的にはデータが
連続領域になった場合最大性能が出せるように工夫され
ている。この丸め複数台からなるＭ ８ ｔｌをインタ
リープして、ある時点において各アクセス要求部ないし
各アクセスデータ処理部が連続領域をアクセスする時は
アクセス要求部ないしアクセスデータ処理部の一方が例
えばＭｓｗＯ〜Ｍ８ｗ５をアクセスし、もう片方のアク
セス要求部ないしアクセスデータ処理部ＦｉＭｑｍ４〜
ＭＳｖｓ７をアクセスするように工夫している。このよ
う１／ＣＭ８ｔ＋ ０〜Ｍａｗｓ ５を同時ニアクセス
または、Ｍ８ｕ４〜Ｍ８−７を同時にアクセスするよう
Ｋしたアクセスの単位をプロッタと呼ぶ。また、各Ｍ
８ ｕとＭ Ｃｗとの間は例えば８バイトバスで接続さ
れているためブロックの大きさは３２バイトである。前
述しているようにバスＡＢで送られるオペレージ曹ンに
はベクトルロード命令時のオペレージ宵ンとしてブロッ
クロードないし８バイトロードがある。８バイトロード
となる場合は例えば不連続領域（エレメント間距離によ
って決定される）をアクセスする場合、または連続領域
をアクセスする場合において先頭エレメント及び最終エ
レメントをアクセスする時点で有効データが８ノ（イト
以内となるような場合である。同様にオペレージ菖ンの
一部としてベクトルストア命令においてはブロックフル
ストア、８バイトフルストアがあり、また４バイトデー
タを扱うためにブロツクノ（−シャルストア、８バイト
パーシヤルストアなどがある。
ある場合あるいは不連続領域になる場合（ある距離をも
りてデータが配置される）があり、一般的にはデータが
連続領域になった場合最大性能が出せるように工夫され
ている。この丸め複数台からなるＭ ８ ｔｌをインタ
リープして、ある時点において各アクセス要求部ないし
各アクセスデータ処理部が連続領域をアクセスする時は
アクセス要求部ないしアクセスデータ処理部の一方が例
えばＭｓｗＯ〜Ｍ８ｗ５をアクセスし、もう片方のアク
セス要求部ないしアクセスデータ処理部ＦｉＭｑｍ４〜
ＭＳｖｓ７をアクセスするように工夫している。このよ
う１／ＣＭ８ｔ＋ ０〜Ｍａｗｓ ５を同時ニアクセス
または、Ｍ８ｕ４〜Ｍ８−７を同時にアクセスするよう
Ｋしたアクセスの単位をプロッタと呼ぶ。また、各Ｍ
８ ｕとＭ Ｃｗとの間は例えば８バイトバスで接続さ
れているためブロックの大きさは３２バイトである。前
述しているようにバスＡＢで送られるオペレージ曹ンに
はベクトルロード命令時のオペレージ宵ンとしてブロッ
クロードないし８バイトロードがある。８バイトロード
となる場合は例えば不連続領域（エレメント間距離によ
って決定される）をアクセスする場合、または連続領域
をアクセスする場合において先頭エレメント及び最終エ
レメントをアクセスする時点で有効データが８ノ（イト
以内となるような場合である。同様にオペレージ菖ンの
一部としてベクトルストア命令においてはブロックフル
ストア、８バイトフルストアがあり、また４バイトデー
タを扱うためにブロツクノ（−シャルストア、８バイト
パーシヤルストアなどがある。
これらバスＡＨで送出されるオペレージ１ンは命令制御
部２２から信号線Ｌｍ、Ｌｂを通してアクセス要求部１
２，１４へ送られる信号から認識して作成される。
部２２から信号線Ｌｍ、Ｌｂを通してアクセス要求部１
２，１４へ送られる信号から認識して作成される。
演算に当）アクセス要求部１２．１４ｄ１命令制御部２
２からのオペレージ１ンコード、エレメント間距離、先
頭エレメントのアドレスなどに従って、記憶制御部［Ｍ
Ｃｕに対し、アクセス要求信号と共に前述のオペレージ
冒ンを送出する０例えば該オペレージ層ンがブロックロ
ードであれば、先頭エレメントのアドレス及びエレメン
ト間距離などで定まるエレメントデータをＭ Ｃｕを介
してＭ ８ ｕから読出され、アクセスデータ゛処理部
を介してベクトルレジスタ２０にロードされ、ブロック
スト′アであれば該ベクトルレジスタ内のデータが命令
制御部から出力されたアドレスなどＫより定まる主記憶
の所定メモリ領域ヘスドアされる。前述しているように
ブロックアクセス中はアクセス要求部１２はある時点に
おいて例えば前半部のメモリＭ１１ｍＯ，Ｍｉｉｗ １
−・・−Ｍ８ｕ３ Ｋ対してアクセスし、このときアク
セス要求部１４は後半部のメモリＭ８ｗ４．Ｍａｗ５．
−＝Ｍ８ｗ７に対してアクセスするなどのアクセス方式
をと、る。ブロックアクセスの場合は１つのアドレスで
Ｍ８ｕＯ〜５表いしＭ８ｕ４〜７のように複数のメモリ
に同時に書込み読取シすることができる。アクセスデー
タ処理部１６゜１８はこれらの書込みデータを供給し読
取りデータを受入れる。
２からのオペレージ１ンコード、エレメント間距離、先
頭エレメントのアドレスなどに従って、記憶制御部［Ｍ
Ｃｕに対し、アクセス要求信号と共に前述のオペレージ
冒ンを送出する０例えば該オペレージ層ンがブロックロ
ードであれば、先頭エレメントのアドレス及びエレメン
ト間距離などで定まるエレメントデータをＭ Ｃｕを介
してＭ ８ ｕから読出され、アクセスデータ゛処理部
を介してベクトルレジスタ２０にロードされ、ブロック
スト′アであれば該ベクトルレジスタ内のデータが命令
制御部から出力されたアドレスなどＫより定まる主記憶
の所定メモリ領域ヘスドアされる。前述しているように
ブロックアクセス中はアクセス要求部１２はある時点に
おいて例えば前半部のメモリＭ１１ｍＯ，Ｍｉｉｗ １
−・・−Ｍ８ｕ３ Ｋ対してアクセスし、このときアク
セス要求部１４は後半部のメモリＭ８ｗ４．Ｍａｗ５．
−＝Ｍ８ｗ７に対してアクセスするなどのアクセス方式
をと、る。ブロックアクセスの場合は１つのアドレスで
Ｍ８ｕＯ〜５表いしＭ８ｕ４〜７のように複数のメモリ
に同時に書込み読取シすることができる。アクセスデー
タ処理部１６゜１８はこれらの書込みデータを供給し読
取りデータを受入れる。
エレメント間距離の大きさくよシまたベクトル長によυ
主記憶に対する書込みまた続出しに要するアクセス回数
は異なるが、勿論アクセスされる有効データの量は指定
値（ベクトル長）と正確に一致する必要がある。しかし
アクセス要求部、メモリ制御部などに障害があれば該ア
クセスされる回数はアクセスデータ処理部では指定値と
一致しない。一部データが欠けたベクトル演算では、勿
論圧しい答メは云えない。本発明はメモリアクセスする
際、有効データ量が指定値と正して一致するかを簡単に
チェック可能にしようとするものである。
主記憶に対する書込みまた続出しに要するアクセス回数
は異なるが、勿論アクセスされる有効データの量は指定
値（ベクトル長）と正確に一致する必要がある。しかし
アクセス要求部、メモリ制御部などに障害があれば該ア
クセスされる回数はアクセスデータ処理部では指定値と
一致しない。一部データが欠けたベクトル演算では、勿
論圧しい答メは云えない。本発明はメモリアクセスする
際、有効データ量が指定値と正して一致するかを簡単に
チェック可能にしようとするものである。
本発明のベクトル処理における異常検出方式はベクトル
処理装置でロード処理ま菱はストア処理するＫＷＩＡ
Ｌ、アクセス要求部およびアク・セスデータ処理一部１
ベクトル長を知らせ、アクセスデータ処理部には記憶制
御装置よ）データ送出／書収みデータ被求信号が送られ
る毎に、アクセスされた有効データエレメントの個数を
計数して前記ベクトル長と比較する手段を設け、アクセ
ス要求部からの最後のアクセス要求に対するデータ送出
／書込みデータ要求信号が記憶制御装置より送、られた
時点で前記比較手段の比較結果を−ベ、該結果によりア
クセス異常を検出することを特徴とするが、次に第Ｓ図
および第４図に示す実施例を参照しながらこれを説明す
る。
処理装置でロード処理ま菱はストア処理するＫＷＩＡ
Ｌ、アクセス要求部およびアク・セスデータ処理一部１
ベクトル長を知らせ、アクセスデータ処理部には記憶制
御装置よ）データ送出／書収みデータ被求信号が送られ
る毎に、アクセスされた有効データエレメントの個数を
計数して前記ベクトル長と比較する手段を設け、アクセ
ス要求部からの最後のアクセス要求に対するデータ送出
／書込みデータ要求信号が記憶制御装置より送、られた
時点で前記比較手段の比較結果を−ベ、該結果によりア
クセス異常を検出することを特徴とするが、次に第Ｓ図
および第４図に示す実施例を参照しながらこれを説明す
る。
第３図は前述のアクセス要求部、ｆｓ４図はアクセスデ
ータ処理部の制御部を示す。アクセス要求部は命令制御
部２２からのスタート信号Ｓｔ１オペレージ■ンコー）
’ＯＰＣ，ベクトル［ＶＬ、エレメント間距離ＫＬ、お
よび先頭アドレスＦＡを受けるレジスタまたはラッチＲ
（添字１．２・・・・−・け相互を区別するもの）、リ
クエスト信号ＲＱの発生回路２４、零検出器２６、オペ
レータ１フ部２８、演算器５Ｇ，３２、およびセレクタ
３４を備える．命令制御部２２から送出されるオペレー
ジ１ンコードＯＰＣ Ｋは例えばロード／ストア命令の
区別、４バイト／８バイトアクセス命令の区別などであ
る．リクエスト発生回路２４はゲート回路であって、零
検出器２６が零検出していないときはスタート信号８ｔ
を通過させ、記憶制御装置ＭＣ１Ｍへ要求信号ＲＱを上
げる．ＭＣｕはこの信号ＲＱを受けると、ビジー状態お
よび優先順位などを考慮してメモリアクセスに入る．オ
ペレージ璽７Ｗｔ臓１１２８はＯＰｃ，ＥＬお！びＦＡ
ｔｊ＆込み、ブロックロード、ブロックフルストアなど
の前述のオペレージｌンの種別を決定し、それをＭＣｍ
へ出力する。このアクセス要求で主記憶よりロードされ
又は主記憶ヘアドアされるデータのエレメント数はブロ
ックアクセスになる場合には先頭アドレスＦム、エレメ
ント間距離Ｅ Ｌ 、 ４／８バイトアクセス命令の種
類等により異なる。該エレメント数の算出方法の一笑施
例を説明する。エレメント数を算出する場合にはアクセ
スするエレメントが主記憶上に連続アドレスとして配置
されているか否かによって左右される。ニレメン・トが
連続アドレスとして主記憶に配置される場合は例えば４
ＸＥＬ（バイト）≦３２バイトの条件を満足することで
あり、さらにブロックアクセスが可能であることを示す
、また前記条件の他に１さらに先頭、エレメントのアド
レス（先頭アドレスＦＡ）及び４バイトアクセス命令あ
るいは８バイトアクセス命令に依）アクセスされるエレ
メント数が決定される。なお、連続アドレスとして配置
される場合、アクセスはブロック（３２バイト）境界と
して扱われ、先頭アドレスの一部（Ｍ８ｍＯ〜３のうち
０〜３を判別する部分あるいはＭ８ｍ ４〜７のうち４
〜７を判別する部分いわゆるプルツク内アドレス）、エ
レメント間距離ＫＬ及び４／８バイトアクセス命令から
エレメント数が決まり、例えば４バイトアクセス命令で
かつブロック内アドレスＢムが「０」、エレメント間距
離ＥＬが「４バイト」であればそのブロックアクセスに
よる有効エレメント数は「８」となる、なお、ブロック
内アドレスＢムは４バイＦアクセス命令も扱えるよう圧
するため３ビツトから構成される。したがって、最初の
アクセスでは先頭アドレスの一部がプルツク内アドレス
として使用され１．２サイクル以降のアクセスではブロ
ック内アドレスを「０」として有効エレメント数を算出
すればよい。
ータ処理部の制御部を示す。アクセス要求部は命令制御
部２２からのスタート信号Ｓｔ１オペレージ■ンコー）
’ＯＰＣ，ベクトル［ＶＬ、エレメント間距離ＫＬ、お
よび先頭アドレスＦＡを受けるレジスタまたはラッチＲ
（添字１．２・・・・−・け相互を区別するもの）、リ
クエスト信号ＲＱの発生回路２４、零検出器２６、オペ
レータ１フ部２８、演算器５Ｇ，３２、およびセレクタ
３４を備える．命令制御部２２から送出されるオペレー
ジ１ンコードＯＰＣ Ｋは例えばロード／ストア命令の
区別、４バイト／８バイトアクセス命令の区別などであ
る．リクエスト発生回路２４はゲート回路であって、零
検出器２６が零検出していないときはスタート信号８ｔ
を通過させ、記憶制御装置ＭＣ１Ｍへ要求信号ＲＱを上
げる．ＭＣｕはこの信号ＲＱを受けると、ビジー状態お
よび優先順位などを考慮してメモリアクセスに入る．オ
ペレージ璽７Ｗｔ臓１１２８はＯＰｃ，ＥＬお！びＦＡ
ｔｊ＆込み、ブロックロード、ブロックフルストアなど
の前述のオペレージｌンの種別を決定し、それをＭＣｍ
へ出力する。このアクセス要求で主記憶よりロードされ
又は主記憶ヘアドアされるデータのエレメント数はブロ
ックアクセスになる場合には先頭アドレスＦム、エレメ
ント間距離Ｅ Ｌ 、 ４／８バイトアクセス命令の種
類等により異なる。該エレメント数の算出方法の一笑施
例を説明する。エレメント数を算出する場合にはアクセ
スするエレメントが主記憶上に連続アドレスとして配置
されているか否かによって左右される。ニレメン・トが
連続アドレスとして主記憶に配置される場合は例えば４
ＸＥＬ（バイト）≦３２バイトの条件を満足することで
あり、さらにブロックアクセスが可能であることを示す
、また前記条件の他に１さらに先頭、エレメントのアド
レス（先頭アドレスＦＡ）及び４バイトアクセス命令あ
るいは８バイトアクセス命令に依）アクセスされるエレ
メント数が決定される。なお、連続アドレスとして配置
される場合、アクセスはブロック（３２バイト）境界と
して扱われ、先頭アドレスの一部（Ｍ８ｍＯ〜３のうち
０〜３を判別する部分あるいはＭ８ｍ ４〜７のうち４
〜７を判別する部分いわゆるプルツク内アドレス）、エ
レメント間距離ＫＬ及び４／８バイトアクセス命令から
エレメント数が決まり、例えば４バイトアクセス命令で
かつブロック内アドレスＢムが「０」、エレメント間距
離ＥＬが「４バイト」であればそのブロックアクセスに
よる有効エレメント数は「８」となる、なお、ブロック
内アドレスＢムは４バイＦアクセス命令も扱えるよう圧
するため３ビツトから構成される。したがって、最初の
アクセスでは先頭アドレスの一部がプルツク内アドレス
として使用され１．２サイクル以降のアクセスではブロ
ック内アドレスを「０」として有効エレメント数を算出
すればよい。
次表に連続アドレスとして配置される場合の４バイトア
クセス命令あるいは８バイトアクセス命令におけるニレ
メン゛）間距離ＥＬ、ブロック内アドアドレスと有効エ
レメント数の関係を示す拳１）４バイトアクセス命令 ａ）ＥＬ＝４バイト に＋）ＥＬｗ８ｍ ■）８バイトアクセス命令 ａ）ＥＬ＝９Ｂ エレメントが連続アドレスとして配置されない時第１図
に示すパスムＢでＭＣａＫ送出されるメモリアドレスは
４本であることから最大４工レメント分アクセス可能で
ある。したがりて有効エレメント数は「４」となる。そ
こでオペレージ■ン紹識部２８Ｆｉその有効エレメント
の個数を信号８６として演算器′５０へ入力する。この
演算器３０へはベクトル長ＶＬも入力し、最初のサイク
ルではＶＬ −８ｃ−８−が求められる。差８ｄが出力
されるとレジスターはＶＬからｆＫ更新され、オペレー
ジ■ン認識部２８から次のサイクルに出力されるＳｏと
レジスタＲ１内のａｄの差が演算器３０で求められる。
クセス命令あるいは８バイトアクセス命令におけるニレ
メン゛）間距離ＥＬ、ブロック内アドアドレスと有効エ
レメント数の関係を示す拳１）４バイトアクセス命令 ａ）ＥＬ＝４バイト に＋）ＥＬｗ８ｍ ■）８バイトアクセス命令 ａ）ＥＬ＝９Ｂ エレメントが連続アドレスとして配置されない時第１図
に示すパスムＢでＭＣａＫ送出されるメモリアドレスは
４本であることから最大４工レメント分アクセス可能で
ある。したがりて有効エレメント数は「４」となる。そ
こでオペレージ■ン紹識部２８Ｆｉその有効エレメント
の個数を信号８６として演算器′５０へ入力する。この
演算器３０へはベクトル長ＶＬも入力し、最初のサイク
ルではＶＬ −８ｃ−８−が求められる。差８ｄが出力
されるとレジスターはＶＬからｆＫ更新され、オペレー
ジ■ン認識部２８から次のサイクルに出力されるＳｏと
レジスタＲ１内のａｄの差が演算器３０で求められる。
オヘｖ −シｗン＆１ＩＩ１２Ｂがオペレージ曹ンｏＰ
を出力する度ｋかかる操作が繰り返され、最後のアクセ
スではＳ＠≧ａｄの条件が満足される。この時レジスタ
Ｒ，に最終アクセスであることを示す信号８１ｒを記憶
制御装置ＭＣｗＫ送出する。さらに１前記の操作が繰）
返されると、遂には演算器５０の出力ＢａはＯＫなる。
を出力する度ｋかかる操作が繰り返され、最後のアクセ
スではＳ＠≧ａｄの条件が満足される。この時レジスタ
Ｒ，に最終アクセスであることを示す信号８１ｒを記憶
制御装置ＭＣｗＫ送出する。さらに１前記の操作が繰）
返されると、遂には演算器５０の出力ＢａはＯＫなる。
検出器２６けこれを検出し回路２４を閉じる。従ってア
クセス要求部から記憶制御装置ＭＣＩＩへの要求信号Ｒ
Ｑは消滅し、ＭＣＩＩはＭＢ２に対するアクセス要求を
停止する。
クセス要求部から記憶制御装置ＭＣＩＩへの要求信号Ｒ
Ｑは消滅し、ＭＣＩＩはＭＢ２に対するアクセス要求を
停止する。
最初のナイクルではセレクタ５４は先頭アドレスＦムを
選択しておｌ）ＭＣｗへ要求アドレス翼ムを出力する。
選択しておｌ）ＭＣｗへ要求アドレス翼ムを出力する。
したがって、ＲムはＦＡｋ等しい、２サイクル以降、セ
レクタ３４は演算器３２をセレクトしてお’ｐ、２ｔイ
クル以降では先の要求アドレスＲム＋８＠ＸＩＬなる演
算を行なつ・て２サイクル目のアタセスアドレスＲＡを
出力する。なお、倍数回路３３はａｃＸＥＬを実行する
だめのものである。以下同様である。
レクタ３４は演算器３２をセレクトしてお’ｐ、２ｔイ
クル以降では先の要求アドレスＲム＋８＠ＸＩＬなる演
算を行なつ・て２サイクル目のアタセスアドレスＲＡを
出力する。なお、倍数回路３３はａｃＸＥＬを実行する
だめのものである。以下同様である。
第４図に示すアクセスデータ処理部は命令制御部２２よ
りの先頭アドレスの一部Ｆ人′（第３図で述べ九ブロッ
ク内アドレスＢＡ）、エレメント間距離ＫＬ、：Ｉペレ
ーシ曹ンコードｏｐｃ１お！びベクトル長ＶＬを受ける
レジスタＲ１ｍ ｍ、、 ＋ ｉ、、 ｅ Ｒ１１、エ
レメント個数検出回路３６、演算器３８、所定値例えば
零検出回路４０、およびゲート回路Ｇを有する。アクセ
ス要求部から記憶制御装置ＭＣｗＫ対してアクセス要求
があっても直ちにメモリＭ８ｍに対してアクセスが行表
われるとは限らず、ビジー解除、優先順到来などによっ
てやっとアクセスが許されるが、このアクセス可能状態
になるとＭＣｗは読出しデータ送出／書込みデータ要求
信号８ｍをアクセスデータ処理部へ送る。 これを受け
てアクセスデータ処理部はオペレージｌンがロードなら
メモリ読出しデータを受取る準備をし、ストアなら書込
みデータをＭＣＩＩ経由でＭａｍへ送る。
りの先頭アドレスの一部Ｆ人′（第３図で述べ九ブロッ
ク内アドレスＢＡ）、エレメント間距離ＫＬ、：Ｉペレ
ーシ曹ンコードｏｐｃ１お！びベクトル長ＶＬを受ける
レジスタＲ１ｍ ｍ、、 ＋ ｉ、、 ｅ Ｒ１１、エ
レメント個数検出回路３６、演算器３８、所定値例えば
零検出回路４０、およびゲート回路Ｇを有する。アクセ
ス要求部から記憶制御装置ＭＣｗＫ対してアクセス要求
があっても直ちにメモリＭ８ｍに対してアクセスが行表
われるとは限らず、ビジー解除、優先順到来などによっ
てやっとアクセスが許されるが、このアクセス可能状態
になるとＭＣｗは読出しデータ送出／書込みデータ要求
信号８ｍをアクセスデータ処理部へ送る。 これを受け
てアクセスデータ処理部はオペレージｌンがロードなら
メモリ読出しデータを受取る準備をし、ストアなら書込
みデータをＭＣＩＩ経由でＭａｍへ送る。
エレメント個数検出回路３６は鋏信号８ａと前記ブロッ
ク内アドレス、エレメント間距離ＥＬ、およびオペレー
ジ璽ンコードＢＡ、ＫＬ、０ＰＣｆ受け、アクセス（書
込み、読取り）されたエレメントの個数を検出する。な
お、エレメントの個数を算出する方法は第３図で述べた
アクセス要求部と同様である。演算器５８とレジスタ８
３．は第３図の演算器３０とレジスタＲ，に対応するも
ので、演算器出力は残りのエレメント数を示す、系が正
常なら最終アクセス時に演算器３８の出力は０となり、
所定値検出回路４０はこれを検出してＨ（／・イ）レベ
ル出力８・を生じる。ゲートＧは、該出力８・と前記信
号８ｍと最終アクセスであることを示す信号８ｆを受け
る。出力８・は反転されてアントゲ−）Ｇ＆Ｃ入力する
ので、系が正常でＳ・がＲ１従りてその反転信号はＬ（
ロー）レベルとなり、ゲー）Ｇは閉じて出力を生じない
。これに反して８ｍ。
ク内アドレス、エレメント間距離ＥＬ、およびオペレー
ジ璽ンコードＢＡ、ＫＬ、０ＰＣｆ受け、アクセス（書
込み、読取り）されたエレメントの個数を検出する。な
お、エレメントの個数を算出する方法は第３図で述べた
アクセス要求部と同様である。演算器５８とレジスタ８
３．は第３図の演算器３０とレジスタＲ，に対応するも
ので、演算器出力は残りのエレメント数を示す、系が正
常なら最終アクセス時に演算器３８の出力は０となり、
所定値検出回路４０はこれを検出してＨ（／・イ）レベ
ル出力８・を生じる。ゲートＧは、該出力８・と前記信
号８ｍと最終アクセスであることを示す信号８ｆを受け
る。出力８・は反転されてアントゲ−）Ｇ＆Ｃ入力する
ので、系が正常でＳ・がＲ１従りてその反転信号はＬ（
ロー）レベルとなり、ゲー）Ｇは閉じて出力を生じない
。これに反して８ｍ。
８ｆが生じ九時点で演算器３８の出力が０でなければ所
定値検出回路４０の出力はＬであり、これは反転されて
ＨとなりゲートＧを開き、該ゲートＧＫＨレベル出力８
ｂを生じさせる。これは記憶制御装置ＭＣｍ、Ｃｍ上ス
要求部１２．１４などのメモリアクセス系が異常である
ことを示す信号となる。
定値検出回路４０の出力はＬであり、これは反転されて
ＨとなりゲートＧを開き、該ゲートＧＫＨレベル出力８
ｂを生じさせる。これは記憶制御装置ＭＣｍ、Ｃｍ上ス
要求部１２．１４などのメモリアクセス系が異常である
ことを示す信号となる。
この実施例ではベクトル長からアクセスしたニレメンＦ
の数を逐次減算して行ってアクセス要求部で最終アクセ
スである時、いわめる残りエレメント数は零と判定した
ときアクセスデータ処理部でもそうであれば正常、そう
でなければ異常とするが、減算の代りに加算、つまやア
クセスしたエレメント数を逐次加算して行き、その総和
をベクトル長と比較する（最終アクセスでは両者は一致
する）という方式４採り得る。
の数を逐次減算して行ってアクセス要求部で最終アクセ
スである時、いわめる残りエレメント数は零と判定した
ときアクセスデータ処理部でもそうであれば正常、そう
でなければ異常とするが、減算の代りに加算、つまやア
クセスしたエレメント数を逐次加算して行き、その総和
をベクトル長と比較する（最終アクセスでは両者は一致
する）という方式４採り得る。
要求した処理が確実に行なわれたか否かのチェックは各
処理要求毎に応答信号を返送させて行なうという方式は
データ伝送などの分野で広く採用されているが、この方
式では応答ＡＣＫが戻るまで次のリクエストは待たねば
ならず、多量のデータを処理しなければならないベクト
ル処理においては所要時間が大になる。この点本発明の
ように応答を待たすにアクセス要求は逐次出力し、アク
セス要求側で捉えた全量アクセス済みの情報で、アクセ
スデータ処理部で捉えたアクセス対象のデータの処理済
量をチェックするという方式はデータの処理速度を大幅
に高めかつアクセス状況を確実にチェックできる利点が
ある。
処理要求毎に応答信号を返送させて行なうという方式は
データ伝送などの分野で広く採用されているが、この方
式では応答ＡＣＫが戻るまで次のリクエストは待たねば
ならず、多量のデータを処理しなければならないベクト
ル処理においては所要時間が大になる。この点本発明の
ように応答を待たすにアクセス要求は逐次出力し、アク
セス要求側で捉えた全量アクセス済みの情報で、アクセ
スデータ処理部で捉えたアクセス対象のデータの処理済
量をチェックするという方式はデータの処理速度を大幅
に高めかつアクセス状況を確実にチェックできる利点が
ある。
第１図はベクトル処理装置の要部を説明するブロック図
、１１２図は第１図のデータの流れの詳細ブロック図、
第３図はそのアクセス要求部のブロック図、第４図はア
クセスデータ処理部のブロック図である。 図面で１０はベクトル処理装置、１２．１４Ｆｉアクセ
ス要求部、１６．１８はアクセスデータ処理部、ｖＬけ
ベクトル長、ＭＣｖａｌｄ記憶制御装置、８＆はデータ
送出／書込みデータ要求信号、３６゜３８− Ｋｌはア
クセスされたエレメント数を計数してペクト＾と比較す
る手段、８ｆ ＝ ８１１ ｔｉｔそれぞれ最終アクセ
ス表示信号である。 出願人 富士通株式会社 代理人弁理士 青 柳 ゛ 稔９
、１１２図は第１図のデータの流れの詳細ブロック図、
第３図はそのアクセス要求部のブロック図、第４図はア
クセスデータ処理部のブロック図である。 図面で１０はベクトル処理装置、１２．１４Ｆｉアクセ
ス要求部、１６．１８はアクセスデータ処理部、ｖＬけ
ベクトル長、ＭＣｖａｌｄ記憶制御装置、８＆はデータ
送出／書込みデータ要求信号、３６゜３８− Ｋｌはア
クセスされたエレメント数を計数してペクト＾と比較す
る手段、８ｆ ＝ ８１１ ｔｉｔそれぞれ最終アクセ
ス表示信号である。 出願人 富士通株式会社 代理人弁理士 青 柳 ゛ 稔９
Claims (1)
- ベクトル処理装置でロード処理またはストア処理するに
際し、アクセス要求部およびアクセスデータ処理部にベ
クトル長を知らせ、アクセスデータ処理部には記憶制御
装置よりデータ送出／書込みデータ要求信号が送られる
毎に１ア夛セスされた有効データエレメントの個数を計
数して前記ベクトル長と比較する手段を設け、アクセス
要求部からの最後°のアクセス要求に対するデータ送出
／書込みデー゛夕要求信号が記憶制御装置より送られた
時点で前記比較手段の比較結果を調べ、該結果によプア
クセス異常を検出することを特徴とするベクトル処理に
おける異常検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56142977A JPS5844570A (ja) | 1981-09-10 | 1981-09-10 | ベクトル処理における異常検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56142977A JPS5844570A (ja) | 1981-09-10 | 1981-09-10 | ベクトル処理における異常検出方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5844570A true JPS5844570A (ja) | 1983-03-15 |
| JPH0226259B2 JPH0226259B2 (ja) | 1990-06-08 |
Family
ID=15328051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56142977A Granted JPS5844570A (ja) | 1981-09-10 | 1981-09-10 | ベクトル処理における異常検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5844570A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58173169A (ja) * | 1982-03-20 | 1983-10-12 | ベ−・ア−・エス・エフ・フアルベン・ウント・フア−ゼルン・アクチエンゲゼルシヤフト | カチオン電着塗料用の水分散可能な結合剤及びその製法 |
| JPS62138968A (ja) * | 1985-12-12 | 1987-06-22 | Mitsubishi Electric Corp | ベクトル演算制御装置 |
| JPH01230131A (ja) * | 1988-03-10 | 1989-09-13 | Agency Of Ind Science & Technol | 並列処理装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04336454A (ja) * | 1991-05-14 | 1992-11-24 | Mitsubishi Electric Corp | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4986710U (ja) * | 1972-11-17 | 1974-07-26 | ||
| JPS5464939A (en) * | 1977-11-02 | 1979-05-25 | Nec Corp | Data transfer device |
-
1981
- 1981-09-10 JP JP56142977A patent/JPS5844570A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4986710U (ja) * | 1972-11-17 | 1974-07-26 | ||
| JPS5464939A (en) * | 1977-11-02 | 1979-05-25 | Nec Corp | Data transfer device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58173169A (ja) * | 1982-03-20 | 1983-10-12 | ベ−・ア−・エス・エフ・フアルベン・ウント・フア−ゼルン・アクチエンゲゼルシヤフト | カチオン電着塗料用の水分散可能な結合剤及びその製法 |
| JPS62138968A (ja) * | 1985-12-12 | 1987-06-22 | Mitsubishi Electric Corp | ベクトル演算制御装置 |
| JPH01230131A (ja) * | 1988-03-10 | 1989-09-13 | Agency Of Ind Science & Technol | 並列処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0226259B2 (ja) | 1990-06-08 |
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