JPH01231145A

JPH01231145A - 情報処理装置

Info

Publication number: JPH01231145A
Application number: JP63057444A
Authority: JP
Inventors: Masayuki Tanaka; 昌幸田中; Hideo Mochizuki; 望月　秀夫
Original assignee: NEC Corp; NEC Computertechno Ltd
Current assignee: NEC Corp; NEC Computertechno Ltd
Priority date: 1988-03-11
Filing date: 1988-03-11
Publication date: 1989-09-14

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】１血圀１本発明は情報処理装置に関し、特に独立してアクセス可
能な複数のモジュールから構成されたメモリ装置を有す
る情報処理装置に関する。

良米弦韮゛従来、この種の情報処理装置においては、メモリ装置
内のモジュールの構成をチエツクする機能が設けられて
おらず、縮退運転等でメモリ装置の構成に変化が生じた
時でも、変化する以前と同様のアルゴリズムでアクセス
等の情報の処理を行っていた。そのため、ビジー状態の
モジュールにアクセスした場合にはメモリ競合が生じて
しまい、そのモジュールが空くまでリクエスト信号の送
出を待たせるような制御が行われていた。

その従来のアクセス動作について第４図、第５図、第６
図及び第７図を用いて説明する。第４図及び第５図はメ
モリ装置２内のモジュールの構成を示す概念図である０
図′に□おいて、２５６メガバイトのメモリ装置を想定
し、８モジユールに分けて、各モジュールが１６バンク
で構成されるとすると、全体で１２８バンクとなる。す
ると、バンクアドレスは第４図のように付与され、先頭
モジュール（１）の妓初のバンクアドレスをｒ□、とし
、バンクアドレス「１」は次のモジュールから採る。

バンクアドレス２以降も同様に付与していくと最後のモ
ジュールのバンクアドレスは「７」となる。

その次のバンクアドレス「８ノはまた先頭のモジュール
に戻り、バンクアドレス「０」とは別のバンクに付与す
る。以下、同様に１２８バンクのアドレス付けを行う。

ここで、バンクアドレス’ＩＪ、’３Ｊ、’５Ｊ、「７
」、「８」及び「１０」をアクセスするようなプログラ
ムがあった場合に、メモリ装置の構成が第４図のように
なっていればメモリ競合は生じないため、第６図に示す
ようにすべてのバンクに対して１サイクル毎にリクエス
ト信号を送出することが可能となる。しかし、メモリ縮
退等によりメモリ装置の構成が第５図のようになってい
るときはバンクアドレス「１ノとｒ５．及び「３」と「
７」が夫々メモリ競合を起こすことになる。

すなわち、バンクアドレス「１」がビジー状態の間はバ
ンクアドレス「５」をアクセスすることができない、ま
た、バンクアドレス「３」がビジー状態の間はバンクア
ドレス「７」をアクセスすることができない、したがっ
て、第７図に示すようにバンクアドレス「１」へのアク
セスが終了してから「５」へのアクセスを開始し、バン
クアドレス「３」へのアクセスが終了してから「７」へ
のアクセスを開始するため、メモリ装置へのリクエスト
の送出が毎サイクル出来ず、空きサイクルが生じてしま
うことになる。

したがって、メモリ装置の構成によってはメモリ競合が
頻繁に起こり、処理能力が低下するという欠点があった
。

１匪立旦工本発明の目的は、メモリ競合を防止し、処理能力の低下
を防ぐことができる情報処理装置を提供することである
。

ｉ匪Ω旦蔦本発明の情報処理装置は、独立してアクセス可能な複数
のモジュールから構成された記憶手段を有し、アクセス
すべきモジュールを示すリクエスト情報に応じて前記記
憶手段に対するアクセスを実行する情報処理装置であっ
て、前記アクセスすべきモジュールがビジー状態になっ
ているかどうかを検出するビジー状態検出手段と、前記
ビジー状態検出手段の検出結果がビジー状態を示したと
きにビジー状態を示していないモジュールに対して先に
アクセスを実行する実行順序変更手段とを有することを
特徴とする。

Ｕ頂以下、図面を用いて本発明の詳細な説明する。

第１図は本発明による情報処理装置の一実施例の構成を
示す系統図である０図において本発明の一実施例による
情報処理装置は、アクセス等の情報の処理を行う処理装
置１と、複数のモジュールから構成されるメモリ装置２
と、メモリ装２２内の構成を示すメモリ構成情報を保持
し、かつメモリ装Ｔ１２内の構成の変化に応じてその内
容が書換えられるメモリ構成制御レジスタ１２とを含ん
で構成されている。

処理装置１はメモリ構成読出し命令１１を有しており、
このメモリ構成読出し命令１１によりメモリ構成制御レ
ジスタ１２内のメモリ構成情報を読出して、メモリ構成
情報格納レジスタ１３に保持するものである。

また、処理装置１はリクエスト信号１５に応答してメモ
リ装置２内のモジュールのバンクに対してアクセスを行
うものである。乙らにまた、処理装置１はビジー状態検
出手段１４を有している。

ビジー状態検出手段１４はリクエスト信号１５に応答し
てアクセスするモジュールがビジー状態かどうかを検出
するものである。アクセス順序変更　　′手段１６は、
メモリ構成情報格納レジスタ１３内のメモリ構成情報と
ビジー状態検出手段１４の検出結果とに応じてアクセス
を行う順序を変更して、メモリ競合を防止するものであ
る。

次に第２図、第３図、第４図及び第５図を用いてメモリ
構成制御レジスタ１２とメモリ装置２内の構成とについ
て説明する。第２図及び第３図はメモリ構成制御レジス
タ１２内のメモリ構成情報を示す概念図である。また、
第４図及び第５図はメモリ装置２内のモジュールの構成
を示す概念図である。

第２図及び第３図において「１」は対応するモジュール
が有効であることを示し、ｒ□、は無効を示す、したが
って、メモリ装置２内のモジュールの構成が第４図のよ
うになっていれば、メモリ構成情報は第２図のようにな
る。また、メモリ装置２内のモジュールの構成が第５図
のようになっていればメモリ構成情報は第３図のように
なる。

本発明においては、このメモリ構成情報とビジー状態検
出手段１４の検出結果とに応じてアクセス順序変更手段
１６によりリクエスト信号の送出の順序を換えるのであ
る。

アクセス順序変更手段１６には、メモリ競合が生じない
ようなアルゴリズムのコンパイラを夫々のメモリ構成に
対応して設けられており、メモリ構成制御レジスタ１２
から読出しなメ毫り構成情報に応じてアルゴリズムを切
換えることによりリクエスト信号の空きサイクルをなく
すのである。

次に第９図、第１０図及び第１１図を用いてアクセス順
序変更手段１６のアルゴリズムの切換えについて説明す
る。第９図は本実施例による情報処理装置の処理動作を
示すフローチャートである。

また、第１０図は第９図におけるステップ９０２の処理
動作を示すフローチャート、第１１図は第９図における
ステップ９０７の処理動作を示すフローチャートである
。

第９図において、メモリ構成制御レジスタ１２から読出
したメモリ構成情報はメモリ構成情報格納レジスタ１３
に格納された後、アクセス順序変更手段１６により、そ
の内容が判断される（ステップ９０１　）　、その結果
、メモリ構成情報が第２図のようになっているとき、ず
なわちメモリ装ｇ１２内のモジュールの構成が第４図の
ようになっているときはアルゴリズム修正Ａを実行しく
ステップ９Ｇ２　）　、メモリ構成情報が第３図のよう
になっているとき、ずなわちメモリ装ｒ！１２内のモジ
ュールの構成が第５図のようになっているときはアルゴ
リズム修正Ｂを実行する（ステップ９０７　）　。

アルゴリズム修正Ａにおいては第１０図に示すように最
初にリクエスト（ステップ１０１）によりアクセスすべ
きバンクアドレスがどのモジュールに属しているかをチ
エツクする（ステップ１０２）。

この場合、８モジユールであるため、バンクアドレス番
号をＢ、モジュール番号をＭとすると、Ｍ＝（Ｂ）ｎｏ
６．８となる。

次にそのバンクアドレスが前回までのリクエストによっ
てアクセスされているバンクアドレスと同一モジュール
内にあるかどうかをチエツクしくステップ１０３　）　
、同一モジュール内にある場合は、メモリ競合（ビジー
状態）となるため、そのリクエストは後回しにする（ス
テップ１０３→１０１）、一方、同一モジュール内でな
い場合にはそのリクエストを送出する（ステップ１０３
→１０４）。

この動作を繰返してリクエストの送出の順序を入換えて
メモリ競合を削減するのである。

また、アルゴリズム修正Ｂにおいては第１１図に示すよ
うに最初にリクエスト（ステップ１１１）によりアクセ
スすべきバンクアドレスがどのモジュールに属している
のかをチエツクする（ステップ１１２）。

この場合、４モジユールであるため、バンクアドレス番
号をＢ、モジュール番号をＭとすると、Ｍ＝（ＢｌＯｄ
４となる。

次にそのバンクが前回までのリクエストによってアクセ
スされているバンクアドレスと同一モジュール内にある
かどうかをチエツクしくステップ１１３　）　、同一モ
ジュール内にある場合は、メモリ競合（ビジー状態）と
なるため、そのリクエストは後回しにする（ステップ１
１３→１１ｉ）、一方、同一モジュール内でない場合に
はそのリクエストを送出する（ステップ１１３→１１４
）。

つまり、メモリ構成情報の内容に応じてチエツクするた
めのアルゴリズムを選択することにより、メモリ競合を
削減しているのである。

第９図において、アルゴリズム修正Ａ（ステップ９０２
）若しくはアルゴリズム修正Ｂ（ステップ９０７）が終
了すると、メモリアクセスを開始し、（ステップ９０３
若しくは９０８　）　、そのバンクアドレスがビジー状
態であればそのアクセスは後回しにしくステップ９０４
→９０３若しくは９０９→９０８）、ビジー状態でなけ
ればそのバンクアドレスをアクセスして（ステップ９０
５若しくは９１０　）　、所定の処理を行う（ステップ
９０６若しくは９１１）。

以上の処理を行うことにより、メモリ構成情報か第３図
のようになっているとき、すなわちメモリ装置２内のモ
ジュールの構成が第５図のようになっている場合におい
て、バンクアドレス「１」。

［３Ｊ　、　　「５Ｊ　、’７Ｊ　＋”８Ｊ及び「１０
」をアクセスするようなプログラムがあったときはアク
セス順序変更手段１６によりアクセスする順序を入換え
て、第８図のようにアクセスするため、メモリ競合を防
止し、リクエストの空きサイクルをなくすことができ、
処理能力の低下を防ぐこととができるのである。

ｌ肌ム力１以上説明したように本発明は、メモリ装置内のモジュー
ルの構成を示すメモリ構成情報に応じててアクセスする
順序を入換えることにより、メモリ競合を防止し、処理
能力の低下を防ぐことができるという効果がある。

【図面の簡単な説明】

第１図は本発明の実施例による情報処理装置の構成を示
す系統図、第２図及び第３図はメモリ装置内のメモリ構
成情報を示す概念図、第４図及び第５図はメモリ装置内
のモジュールの構成を示す概念図、第６図、第７図及び
第８図は本発明の実施例による情報処理装置の処理時間
を示すタイムチャート、第９図、第１０図及び第１１図
は本発明の実施例による情報処理装置の処理動作を示す
フローチャートである。主要部分の符号の説明１・・・・・・処理装置２・・・・・・メモリ装置１２・・・・・・メモリ構成制御レジスタ１４・・・・
・・ビジー状態検出手段１６・・・・・・アクセス順序変更手段出願人　日本電
気株式会社（外１名）

Claims

【特許請求の範囲】

独立してアクセス可能な複数のモジュールから構成され
た記憶手段を有し、アクセスすべきモジュールを示すリ
クエスト情報に応じて前記記憶手段に対するアクセスを
実行する情報処理装置であって、前記アクセスすべきモ
ジュールがビジー状態になっているかどうかを検出する
ビジー状態検出手段と、前記ビジー状態検出手段の検出
結果がビジー状態を示したときにビジー状態を示してい
ないモジュールに対して先にアクセスを実行する実行順
序変更手段とを有することを特徴とする情報処理装置。