JPS6339036A - パイプライン処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はバイ１ライン処理方式に関する。

〔従来の技術〕

従来のこの檀のパイプライン処理方式は、アドレスデー
タ全順次に転送していく転送レジスタと。

汎用レジスタ群と、オペランドデータ七保持するオペラ
ンドレジスタと、オペランドレジスタの内容全演算処理
する演算部と、演算部の演算結果全保持する曹込みレジ
スタと、同一の汎用レジスタへの書込み動作と読出し動
作の競合全検出するバイバスチェック回路と、通常は上
記アドレスデータで指定さｎる汎用レジスタの内容全選
択するが上記競合が検出さｎたときには演算部または書
込みレジスタの出力全選択してオペランドレジスタに送
る選択回路とを備え、上記競合時にはデータをバイパス
させることにエリ続出し動作の待合せを無くする工うに
している０ 〔発明が解決し二つとする問題点〕 上述し友従来方式においては、バイバスチェック回路は
競合条件成立の検出を行なうのみであり、バイパスした
データの正当性はチエツクしていない九め、バイバスチ
ェック回路や選択回路の故障にエフバイパスデータの選
択制御を誤ったときには、この誤りを検出することがで
きず、不正データ全使用して動作してしまうという欠点
がある０〔問題点を解決するための手段〕 本発明の方式は、アドレスデータケ順次に転送していく
転送レジスタ群と、 汎用レジスタ群と、 オペランドデータを保持するオペランドレジスタと。

オペランドレジスタの内容を演算処理する演算部と、 作の競合全検出するバイバスチェック回路と、通常は上
記アドレスデータで指定される汎用レジスタの内容を選
択するが上記競合が横出さｎたときには演算Ｓま九は書
込みレジスタの出力全選択してオペランドレジスタに送
る選択回路と。

上記競合時におけるオペランドレジスタへのデータ送付
後にオペランドレジスタの保持する内容と書込みレジス
タあるいにバッファレジスタの保持する内容と全比較し
、オペランドレジスタの保持する内容が正当なものであ
ることを監視するバイバスチェック回路と ｔ設は九ことを特徴とする０ 〔実施例〕 次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例によるデータ処理装［１’に
示すブロック図である。

第１図全参照すると本実施例は、転送レジスタ群１、汎
用レジスタ群２、演算部３１選択手設４、オペランドレ
ジスタ５、舊込みレジスタ６、バッファレジスタ７％バ
イバスチェック回路８、命令制御部９お工び主記憶１０
で構成さｎている０第１図において、転送レジスタ群１
は２つのレジスタ１１と１２で構成されており、命令で
使用する汎用レジスタのアドレスが命令制御ｓ９から供
給さ扛、パイプラインのステージに対応して順次に転送
する。

汎用レジスタ群２は複数の汎用レジスタから構成さｎて
おシ、命令制御部９にニジ現出しアドレス金与えら６％
１−転送レジスタ群１の最後のステージのレジスタ１２
にエフ蕾込みアドレスが与えらｎる、演算に使用するオ
ペランドを格納する友めのレジスタ群である。

演算部３は汎用レジスタ群２が格納するオペランドと主
記憶１０のデータとの演算を行う演算部である。

曹込みレジスタ６は演算ｓ３が出力する演算結果のデー
タＲＤ？１−保持し、汎用レジスタ群２や主記憶１０に
対してデータの書込みｔ行うレジスタである。

選択手段４は、通常は、汎用レジスタ群２が出力するデ
ータ全選択し出力するが、汎用レジスタ群２への書込み
動作と胱出し動作が競合したときには、データの待合わ
せを無くすために、演算部３が出力するデータＲＤか曹
込みレジスタ６が出力するデータＷＤかの一方ｔ−選択
し、そのデータ會出力することにエフデータのバイパス
ヲ行う。

オペランドレジスタ５は選択手段４が出力する信号５Ｄ
ｔ−保持し、演算ｓ３にオペランドデータ、ＯＤ’に供
給するレジスタである。

バッファレジスタ７は畜込みレジスタ６が出力するデー
タＷＤ’を保持するレジスタで、バイパスデータの正当
性チエツクを行うために使用さｎるレジスタである。

バイバスチェック回路８は、汎用レジスタ群２への書込
み動作と読出し動作とが競合し九ときに、データの待合
わせを行なわない工うに選択手段４會制御しデータのバ
イパスを行う。また、データのバイパスを行なり友には
、このバイパスし友データが正当なものであることをチ
エツクし、異常を検出し九ときは外部にバイパス異常信
号Ａｓｋ出力する。

第１図に示し九ブロック図はパイプライン方式で構成さ
３，３つのステージを持つ。汎用レジスタ群２と主記憶
１０が存在するステージ’ｋＡステージ、オペランドレ
ジスタ５が存在するステージ’ｋＢステージ、そして書
込みレジスタ６の存在するステージをＣステージとする
。

転送レジスタ群１におけるレジスタ１１はＢステージ上
のレジスタで、命令制御ｓ９が出力する岐令にエフ指定
さｎる汎用レジスタのアドレスΔを保持し出力するレジ
スタである０レジスタ１２ａレジスタ１１が出力する汎
用レジスタのアドレスＢＮｔ−保持し、汎用レジスタ群
２の書込みアドレスを指定するＣステージ上のレジスタ
である。

レジスタ１２が保持する汎用レジスタのアドレスＣＮと
する。

バイバスチェック回路８において、レジスタ８１とレジ
スタ８２は命令側−ｓ９が出力する汎用レジスタ更新信
号ＡＷｋ転送する１ビツトのレジスタで、レジスタ８１
ＨＢステージ、レジスタ８２はＣステージ上のレジスタ
であり、そｎぞｎの保持する汎用レジスタ更新信号音Ｂ
Ｗ、ＣＷとするＯ汎用レジスタ更新信号ＣＷはレジスタ
１２が保持する汎用レジスタアドレスＣＮＫ工って指定
さｎる汎用レジスタへの更新信号である。

比較器８３と８４は汎用レジスタＩＲ２への書込み動作
と続出し動作の競合を検出する九めのもので、比較器８
４は命令１ｔｌＪ＃ｍ９が出力する汎用レジスタアドレ
スＡＮとレジスタ１１が保持する汎用レジスタアドレス
ＢＮとを比較し、比較器８３は汎用レジスタアドレスＡ
Ｎとレジスタ１２が保持する汎用レジスタアドレスＣＮ
と全比較する。

比較器８５はオペランドレジスタ５が保持するオペラン
ドデータＯＤと書込みレジスタ６が保持するデータＷＤ
とを比較し、比軟器８６はオペランドデータＯＤとバッ
ファレジスタ７が保持するバッファデータＢＤとを比較
する。

レジスタ８７と８８は、バイパス指示を保持する１ビツ
トのレジスタで％書込みレジスタ６が保持するデータＷ
Ｄｔ−オペランドレジスタ５にバイパスし九時にレジス
タ８７へ入力する選択信号ＳＯが＠１”となり、演算ｓ
３の演算結果ＲＤｔ−オペランドレジスタ５にバイパス
し九時にレジスタ郭へ入力する選択信号Ｓ１が１１ｍと
なる０レジスタ８７．８８の保持する信号ｔそｎぞｆ’
ＬＣＢ、ＢＢとする。

選択手段４の真理値表は次の通りである０□ 本表中の選択信号ｓｏ、ｓｉは選択手段４に与えらｎ１
次の論理式で表現さする。

ＳＯ＝　（ＡＮ＝ＢＮ）・ＢＷ・（ＡＮ＝ＣＷ）・ＣＷ
Ｓ１＝　（ＡＮ＝ＢＷ）・ＢＷ ここで（ＡＮ＝ＢＮ）は比較器８４の一致信号で、（Ａ
Ｎ＝ＣＮ）は比較器８３の一致信号である。

バイパスチエ−Ｉり回路８はバイパスデータの正当性を
チエツクし、異常状態を検出し九ときにはバイパス異常
検出信号ＡＳ’に発生して外部に報告する。バイパス異
常検出信号ＡＳｔ１次の論理式で表現される０ ＡＳ＝（ＯＤ４ＷＤ）・ＢＢ＋（ＯＤ〜ＢＤ）・ＣＢこ
こで（ＯＤ場ＷＤ）は比較器８５の不一致信号で、（Ｏ
Ｄ＃ＢＤ）は比較器８６の不一致信号である。

第２図は第１図で説明し几ブロック図の動作を示すタイ
ムチャートである。

第２図において、クロックサイクルｔ”ｊｔｔ＊Ｆ・・
・・・・仁、と順次進む。クロックサイクル１．から命
令８％命令ｂ１　命令Ｃが順次、パイプラインの各ステ
ージを進む。

命令ａｉｄ汎用レジスタの１つ全更新する命令で、命令
すと命令ｃは、命令ａが更新する汎用レジスタの内容全
オペランドとして使用する命令であるとする。

命令ａの更新データａはクロックサイクルｔ２゜Ｅ３ｐ
Ｌ４に対応して、オペランドレジスタ５、書込みレジス
タ６、バッファレジスタ７と順次パイプラインの各ステ
ージを進む。この時、同時に命令ａが更新する汎用レジ
スタのアドレスａｗもレジスタ１１．レジスタ１２と進
み、命令ａの汎用レジスタ更新指示ａＷもレジスタ８１
、レジスタ８２と転送されていく。

クロックサイルｔ２において、命令すがＡステージに存
在するとき、命令すに先行する命令ａはＢステージ上に
存在する。クロックサイクルがＬｍからｔ３に進む時、
命令ａの演算結果ａ′が演算部３からオペランドレジス
タ５ヘバイパスさｎる。

クロックサイクルｔ３において、命令ＣがＡステージに
存在し、命令Ｃに先行する命令すはＢステージ、命令ａ
はｃステージ上に存在する。このときレジスタ８８の信
号ＢＢが′″１”で、オペランドレジスタ５にバイパス
さ２′Ｌ九オペランドデータＯＤと書込みレジスタ６が
出力するデータ（命令ａの演算結果）ＷＩＪ（ａ’）が
一致していることをチエツクし、バイパスデータの正当
性上監視するＯ クロックサイクルが１．からｔ４に進むとき、命令ａの
演算結果ａ／が曹込みレジスタ６から選択器４を介して
オペランドレジスタ５ヘバイパスさｎる。

クロックサイクルｔ４において、命令ＣがＢステージに
存在するときレジスタ８７の信号ＣＢが″ｌ”で、オペ
ランドレジスタ５にバイパスさ２′Ｌｋオペランドデー
タＯＤとバッファレジスタ７が出力するバッファデータ
（命令ａの演算結果）ＢＤ（ａつ　が一致していること
七チエツクし、バイパスデータの正当性全監視する。

〔発明の効果〕

以上説明した工うに本発明に、バイパスデータの止歯性
チエツクを行うことに＝り、バイパス動作の異常全検出
できるという効果がある０

【図面の簡単な説明】

第１図は本発明のブロック図、第２図は第１図で示す実
施例の動作を説明するタイムチャートである。

Claims (1)

1. 【特許請求の範囲】 アドレスデータを順次に転送していく転送レジスタ群と
   、汎用レジスタ群と、 オペランドデータを保持するオペランドレジスタと、該
   オペランドレジスタの内容を演算処理する演算部と、該
   演算部の演算結果を保持する書込みレジスタと、該書込
   みレジスタの出力データを保持するバッファレジスタと
   、 同一の汎用レジスタへの書込み動作と読出し動作の競合
   を検出するバイバスチェック回路と、通常は前記アドレ
   スデータで指定される汎用レジスタの内容を選択するが
   前記競合が検出されたときには前記演算部または前記書
   込みレジスタの出力を選択して前記オペランドレジスタ
   に送る選択回路と、 前記競合時における前記オペランドレジスタへのデータ
   送付後に前記オペランドレジスタの保持する内容と前記
   書込みレジスタあるいは前記バッファレジスタの保持す
   る内容とを比較し、前記オペランドレジスタの保持する
   内容が正当なものであることを監視するバイバスチェッ
   ク回路とを設けたことを特徴とするパイプライン処理方
   式。