JPH0762789B2 - ドライバ−内蔵アクテイブマトリクスパネル - Google Patents
ドライバ−内蔵アクテイブマトリクスパネルInfo
- Publication number
- JPH0762789B2 JPH0762789B2 JP59171032A JP17103284A JPH0762789B2 JP H0762789 B2 JPH0762789 B2 JP H0762789B2 JP 59171032 A JP59171032 A JP 59171032A JP 17103284 A JP17103284 A JP 17103284A JP H0762789 B2 JPH0762789 B2 JP H0762789B2
- Authority
- JP
- Japan
- Prior art keywords
- driver
- active matrix
- shift register
- built
- matrix panel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Shift Register Type Memory (AREA)
- Liquid Crystal Display Device Control (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Description
【発明の詳細な説明】 〔技術分野〕 本発明は、薄膜トランジスタ（以下、TFTと略記す
る。）によって形成されたドライバー内蔵アクテイブマ
トリクスパネルに関する。
る。）によって形成されたドライバー内蔵アクテイブマ
トリクスパネルに関する。
透明基板上に、多結晶シリコン又はアモルフアスシリコ
ンの薄膜層によってスイツチング用のTFTマトリクスを
形成したアクテイブマトリクスパネルの試作が各所で成
功を収め、アクテイブマトリクスパネルを用いた液晶テ
レビが量産されて商品化されつつある。前述のスイツチ
ング用TFTマトリクスが形成されているのと同一の透明
基板上に、走査線もしくはデータ線のドライバーを形成
する試みも成されており、その成果は既に発表されてい
る。（Y.Oana SID84 DIGEST,P.312,S.Morozumi,etal SI
D84 DIGEST,P316） アクテイブマトリクスパネルに内蔵されている従来のド
ライバー、特にデータ線ドライバーは第１図のごとく構
成されており、データ線111,112,…に各々アナログスイ
ツチ106,107,…が接続され、各々のアナログスイツチの
開閉をシフトレジスタ101,102,…の出力信号で制御して
いる。同図において、121はビデオ信号線,122は走査線
である。データ線ドライバーを上述のごとく構成する
と、シフトレジスタが、ビデオ信号のサンプリング周波
数と同一の周波数で動作しなければならず、高速性が要
求される。ところが、一般にTFTのオン抵抗は高く、単
結晶シリコンMOSFETの様な高速動作は望めない。このた
め、従来のドライバー内蔵アクテイブマトリクスパネル
によると、TFTの特性によってビデオ信号のサンプリン
グ周波数が制限され高精細化にも限界が生じてしまう。
ンの薄膜層によってスイツチング用のTFTマトリクスを
形成したアクテイブマトリクスパネルの試作が各所で成
功を収め、アクテイブマトリクスパネルを用いた液晶テ
レビが量産されて商品化されつつある。前述のスイツチ
ング用TFTマトリクスが形成されているのと同一の透明
基板上に、走査線もしくはデータ線のドライバーを形成
する試みも成されており、その成果は既に発表されてい
る。（Y.Oana SID84 DIGEST,P.312,S.Morozumi,etal SI
D84 DIGEST,P316） アクテイブマトリクスパネルに内蔵されている従来のド
ライバー、特にデータ線ドライバーは第１図のごとく構
成されており、データ線111,112,…に各々アナログスイ
ツチ106,107,…が接続され、各々のアナログスイツチの
開閉をシフトレジスタ101,102,…の出力信号で制御して
いる。同図において、121はビデオ信号線,122は走査線
である。データ線ドライバーを上述のごとく構成する
と、シフトレジスタが、ビデオ信号のサンプリング周波
数と同一の周波数で動作しなければならず、高速性が要
求される。ところが、一般にTFTのオン抵抗は高く、単
結晶シリコンMOSFETの様な高速動作は望めない。このた
め、従来のドライバー内蔵アクテイブマトリクスパネル
によると、TFTの特性によってビデオ信号のサンプリン
グ周波数が制限され高精細化にも限界が生じてしまう。
本発明の目的は、上述の従来技術の欠点を解決し、高い
周波数でビデオ信号のサンプリングを行うことが可能な
高表示品質のドライバー内蔵アクテイブマトリクスパネ
ルを実現することにある。
周波数でビデオ信号のサンプリングを行うことが可能な
高表示品質のドライバー内蔵アクテイブマトリクスパネ
ルを実現することにある。
本発明は、Ｎ本のデータ線を有するアクテイブマトリク
スパネルにおいて、内蔵したN/K段のシフトレジスタの
出力信号及び該シフトレジスタの各出力に接続された遅
延回路のＫ個の出力信号から生成されたＮ個のサンプリ
ングパルスを用いて前記データ線の駆動を行なうように
したものである。
スパネルにおいて、内蔵したN/K段のシフトレジスタの
出力信号及び該シフトレジスタの各出力に接続された遅
延回路のＫ個の出力信号から生成されたＮ個のサンプリ
ングパルスを用いて前記データ線の駆動を行なうように
したものである。
以下、実施例に基づいて本発明を詳細に説明する。
第２図は、本発明の主旨を説明するためのブロツク図で
ある。同図において、201,202,203はTFTより成るシフト
レジスタ,204,205,206は遅延回路とTFTによる論理回路
とから成るサンプリングパルス生成回路、207乃至215は
TFTによるアナログスイツチ,216はビデオ信号線であ
り、以上よりデータ線ドライバーが構成される。一方、
237乃至243は走査線ドライバーを構成するシフトレジス
タである。また、218乃至226はデータ線、227乃至233は
ゲート線、234,235,236等は画素であり、以上によって
画素部217が構成されている。第２図のデータ線ドライ
バーにおいて、前述のＫの値はＫ＝３であり、１段のシ
フトレジスタ及び該シフトレジスタ出力に接続される積
分回路とから３個のサンプリングパルスが生成される。
該サンプリングパルスはアナログスイツチ207乃至215の
開閉を制御する。
ある。同図において、201,202,203はTFTより成るシフト
レジスタ,204,205,206は遅延回路とTFTによる論理回路
とから成るサンプリングパルス生成回路、207乃至215は
TFTによるアナログスイツチ,216はビデオ信号線であ
り、以上よりデータ線ドライバーが構成される。一方、
237乃至243は走査線ドライバーを構成するシフトレジス
タである。また、218乃至226はデータ線、227乃至233は
ゲート線、234,235,236等は画素であり、以上によって
画素部217が構成されている。第２図のデータ線ドライ
バーにおいて、前述のＫの値はＫ＝３であり、１段のシ
フトレジスタ及び該シフトレジスタ出力に接続される積
分回路とから３個のサンプリングパルスが生成される。
該サンプリングパルスはアナログスイツチ207乃至215の
開閉を制御する。
第３図に、本発明のデータ線ドライバーの具体的実施例
を示す。同図において、301はシフトレジスタ,302,303,
304,306はTFTによるインバータ２段で構成されたバツフ
アー,305,307はTFTによるインバータ,308,310はTFTによ
るANDゲート,309はTFTによるNORゲート,311乃至313はTF
Tによるアナログスイツチ,314乃至316は薄膜抵抗,317乃
至319は薄膜キヤパシタ,320はビデオ信号線である。第
４図は、第３図の実施例の作用を説明するための図であ
る。シフトレジスタ301の出力端子322に401に示す転送
データが出力され、323には402に示す、401に等しい波
形の信号が得られる。また、薄膜抵抗314と薄膜キヤパ
シタ317とより成る積分回路の出力端子324には、403に
示すごとき、信号402の積分された波形が得られる。節
点325,329には、それぞれ、波形403が整形された波形40
4,408が現われる。従って、ANDゲート308の出力端子に
は409に示すパルス幅Ｔのサンプリングパルスが得られ
る。一方、同様にして節点326には405に示す積分波形，
節点327には406のごとき、波形405が整形された波形、
節点328には407に示す積分波形が生じ、この結果、NOR
ゲート309,ANDゲート310の出力端子に、それぞれ、410,
411に示すパルス幅Ｔのサンプリングパルスが得られ
る。
を示す。同図において、301はシフトレジスタ,302,303,
304,306はTFTによるインバータ２段で構成されたバツフ
アー,305,307はTFTによるインバータ,308,310はTFTによ
るANDゲート,309はTFTによるNORゲート,311乃至313はTF
Tによるアナログスイツチ,314乃至316は薄膜抵抗,317乃
至319は薄膜キヤパシタ,320はビデオ信号線である。第
４図は、第３図の実施例の作用を説明するための図であ
る。シフトレジスタ301の出力端子322に401に示す転送
データが出力され、323には402に示す、401に等しい波
形の信号が得られる。また、薄膜抵抗314と薄膜キヤパ
シタ317とより成る積分回路の出力端子324には、403に
示すごとき、信号402の積分された波形が得られる。節
点325,329には、それぞれ、波形403が整形された波形40
4,408が現われる。従って、ANDゲート308の出力端子に
は409に示すパルス幅Ｔのサンプリングパルスが得られ
る。一方、同様にして節点326には405に示す積分波形，
節点327には406のごとき、波形405が整形された波形、
節点328には407に示す積分波形が生じ、この結果、NOR
ゲート309,ANDゲート310の出力端子に、それぞれ、410,
411に示すパルス幅Ｔのサンプリングパルスが得られ
る。
上述のパルス幅Ｔは、薄膜抵抗と薄膜キヤパシタとから
成る積分回路の時定数に比例して定まる。
成る積分回路の時定数に比例して定まる。
第５図に、第３図に示したドライバー集積回路の断面構
造の一例を示す。第５図において、501は絶縁基板、50
2,503は第１のシリコン薄膜層（ただし、502は不純物ド
ープされていない部分であり、503は不純物ドープされ
た部分である。）,504はゲート酸化膜、505は第２のシ
リコン薄膜層、506は層間絶縁膜、507は透明導電膜層で
ある。508にTFTが形成されており、503の部分がソー
ス，ドレイン,505の部分がゲートを形成する。また、50
9には第１のシリコン薄膜層によって抵抗が、510には、
第２のシリコン薄膜層、層間絶縁膜、透明導電膜層によ
ってキヤパシタが形成されている。尚、薄膜抵抗をTFT
で置き換えてMOS抵抗として構成しても本発明は成り立
つ。
造の一例を示す。第５図において、501は絶縁基板、50
2,503は第１のシリコン薄膜層（ただし、502は不純物ド
ープされていない部分であり、503は不純物ドープされ
た部分である。）,504はゲート酸化膜、505は第２のシ
リコン薄膜層、506は層間絶縁膜、507は透明導電膜層で
ある。508にTFTが形成されており、503の部分がソー
ス，ドレイン,505の部分がゲートを形成する。また、50
9には第１のシリコン薄膜層によって抵抗が、510には、
第２のシリコン薄膜層、層間絶縁膜、透明導電膜層によ
ってキヤパシタが形成されている。尚、薄膜抵抗をTFT
で置き換えてMOS抵抗として構成しても本発明は成り立
つ。
従来技術の項にて述べたごとく、多結晶シリコン，アモ
ルフアスシリコン等で構成されたTFTは、単結晶シリコ
ンFETに比べて特性が劣り、特にON抵抗が高い。このた
め、薄膜アクテイブマトリクスパネルに内蔵されたシフ
トレジスタは動作速度に限界がある。本発明のごとく、
Ｎ本のデータ線を、N/K段のシフトレジスタと該シフト
レジスタ出力に接続される積分回路及びTFTによる論理
回路とで駆動する手段を設けることによって、シフトレ
ジスタに要求される動作速度を従来の1/Kに下げること
が出来る。
ルフアスシリコン等で構成されたTFTは、単結晶シリコ
ンFETに比べて特性が劣り、特にON抵抗が高い。このた
め、薄膜アクテイブマトリクスパネルに内蔵されたシフ
トレジスタは動作速度に限界がある。本発明のごとく、
Ｎ本のデータ線を、N/K段のシフトレジスタと該シフト
レジスタ出力に接続される積分回路及びTFTによる論理
回路とで駆動する手段を設けることによって、シフトレ
ジスタに要求される動作速度を従来の1/Kに下げること
が出来る。
更に、本発明によると、シフトレジスタの段数が従来の
1/Kで済み、代わりに第３図に示した様な積分回路及び
簡単な論理回路が用いられるため、全体としてドライバ
ーを構成するTFTの個数が減る。従って、製造歩留りが
向上し、更に、ドライバーにおける消費電力が低減され
る。
1/Kで済み、代わりに第３図に示した様な積分回路及び
簡単な論理回路が用いられるため、全体としてドライバ
ーを構成するTFTの個数が減る。従って、製造歩留りが
向上し、更に、ドライバーにおける消費電力が低減され
る。
本発明によると、ドライバー内蔵アクテイブマトリクス
パネルの機能及び製造歩留りに、以上述べたごとき著し
い改善がもたらされる。
パネルの機能及び製造歩留りに、以上述べたごとき著し
い改善がもたらされる。
【図面の簡単な説明】 第１図は、従来技術を説明するための図。 第２図は、本発明の実施例のブロツク図。 第３図は、本発明の実施例を示した図。 第４図は、本発明の作用を説明するための図。 第５図は、本発明の実施例の断面積造を示した図。
Claims (1)
- 【請求項１】互いに直交するＮ本のデータ線及びＭ本の
走査線と、該データ線と該走査線の交点に配置された画
素電極及び薄膜トランジスタと、該データ線を駆動する
データ線ドライバーとが形成されてなるドライバー内蔵
アクティブマトリクスパネルにおいて、 該データ線ドライバーは、N/K段のシフトレジスタと、N
/K個のサンプリングパルス生成手段とからなり、該各サ
ンプリングパルス生成手段は、各段のシフトレジスタ出
力をＫ段の積分回路によって、サンプリングのタイミン
グが異なるＫ個のサンプリングパルスを発生させること
を特徴とするドライバー内蔵アクティブマトリクスパネ
ル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59171032A JPH0762789B2 (ja) | 1984-08-17 | 1984-08-17 | ドライバ−内蔵アクテイブマトリクスパネル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59171032A JPH0762789B2 (ja) | 1984-08-17 | 1984-08-17 | ドライバ−内蔵アクテイブマトリクスパネル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6148894A JPS6148894A (ja) | 1986-03-10 |
| JPH0762789B2 true JPH0762789B2 (ja) | 1995-07-05 |
Family
ID=15915821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59171032A Expired - Lifetime JPH0762789B2 (ja) | 1984-08-17 | 1984-08-17 | ドライバ−内蔵アクテイブマトリクスパネル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0762789B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3124480B2 (ja) | 1995-12-12 | 2001-01-15 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP4931367B2 (ja) * | 2005-04-28 | 2012-05-16 | シャープ株式会社 | 検出装置及びそれを備えた表示装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6044868B2 (ja) * | 1977-09-28 | 1985-10-05 | 株式会社日立製作所 | サンプリングパルス発生装置 |
| JPS5845034B2 (ja) * | 1978-09-18 | 1983-10-06 | 松下電器産業株式会社 | マトリックスパネル駆動装置 |
-
1984
- 1984-08-17 JP JP59171032A patent/JPH0762789B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6148894A (ja) | 1986-03-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10304399B2 (en) | Pulse output circuit, shift register, and display device | |
| US6593920B2 (en) | Level converter circuit and a liquid crystal display device employing the same | |
| US6686899B2 (en) | Display device having an improved voltage level converter circuit | |
| JP4790926B2 (ja) | ゲート信号遅延補償機能を有する液晶ディスプレイ装置、液晶ディスプレイパネル、ゲート信号遅延補償回路及びその方法 | |
| EP1603110A2 (en) | Active matrix substrate and liquid crystal display device including it | |
| US6275210B1 (en) | Liquid crystal display device and driver circuit thereof | |
| US7573456B2 (en) | Semiconductor integrated circuit device and liquid crystal display driving semiconductor integrated circuit device | |
| JPH0762789B2 (ja) | ドライバ−内蔵アクテイブマトリクスパネル | |
| US8817055B2 (en) | Data transfer circuit and flat display device | |
| JP3146959B2 (ja) | 液晶表示装置及びそのシフトレジスタ回路 | |
| JP2000267136A (ja) | 液晶表示装置 | |
| Reita | Integrated driver circuits for active matrix liquid crystal displays | |
| JPH07104659B2 (ja) | ドライバ−内蔵アクテイブマトリクスパネル | |
| JPH11272240A (ja) | アレイ基板及び液晶表示装置 | |
| JP3450105B2 (ja) | アクティブマトリクス型表示装置 | |
| US20260038422A1 (en) | Display panel, display device, and driving control method | |
| JP3320957B2 (ja) | トランジスタ回路およびそれを用いる画像表示装置 | |
| JP2752554B2 (ja) | 表示装置の駆動回路 | |
| JPH07104661B2 (ja) | 薄膜走査回路 | |
| JPS63292725A (ja) | デコ−ダ装置 | |
| JPH04113313A (ja) | 液晶表示装置 | |
| JP2001235764A (ja) | 薄膜トランジスタ基板及びそれを用いた液晶表示パネル |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |