JPS5847054B2 - デジタル信号処理用デ−タ処理装置 - Google Patents
デジタル信号処理用デ−タ処理装置Info
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- JPS5847054B2 JPS5847054B2 JP53133878A JP13387878A JPS5847054B2 JP S5847054 B2 JPS5847054 B2 JP S5847054B2 JP 53133878 A JP53133878 A JP 53133878A JP 13387878 A JP13387878 A JP 13387878A JP S5847054 B2 JPS5847054 B2 JP S5847054B2
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- Japan
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- data
- cycle
- input
- instruction
- processing
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Complex Calculations (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Advance Control (AREA)
- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】
本発明は、デジタル信号処理用データ処理装置、特にデ
ータ送受システムにおける自動等化器などの機能をデー
タ処理装置によって実行するデジタル信号処理用データ
処理装置において、データ入力サイクルと演算サイクル
とデータ出力サイクルとを夫々同一時間幅に予め固定的
に割付けると共に、命令コードを含む命令をデータ・セ
ットとして用意し、オーバラップ処理を行なわせつつ予
め定められた演算処理を繰返し実行するようにしたデジ
タル信号処理用データ処理装置に関するものである。
ータ送受システムにおける自動等化器などの機能をデー
タ処理装置によって実行するデジタル信号処理用データ
処理装置において、データ入力サイクルと演算サイクル
とデータ出力サイクルとを夫々同一時間幅に予め固定的
に割付けると共に、命令コードを含む命令をデータ・セ
ットとして用意し、オーバラップ処理を行なわせつつ予
め定められた演算処理を繰返し実行するようにしたデジ
タル信号処理用データ処理装置に関するものである。
通信分野におけるデジタル信号処理に当っては、例えば
デジタル・フィルタに代表されるように、乗算を行なっ
て累積算を行なう処理を基本演算とし、一般データ処理
における如き判断分岐処理が比較的少ない。
デジタル・フィルタに代表されるように、乗算を行なっ
て累積算を行なう処理を基本演算とし、一般データ処理
における如き判断分岐処理が比較的少ない。
そしてこのような処理はマイクロプログラムにしたがっ
て単一のシーケンスを繰返し実行できるものが多い。
て単一のシーケンスを繰返し実行できるものが多い。
このような処理を行なうプロセッサは実時間処理を行な
う必要性が高く、データ処理の効率向上を行なうことが
１つの重要なポイントとなる。
う必要性が高く、データ処理の効率向上を行なうことが
１つの重要なポイントとなる。
従来一般の処理を行なうプロセッサの場合、１つの演算
処理を行なうに当って、（ｉ）命令をデコードし、次に
然るべきデータを読出し、それから演算を実行し、（１
１）更に外部に転送すべき命令をデコードし、その後処
理結果を出力する、という手段を踏んでいる。
処理を行なうに当って、（ｉ）命令をデコードし、次に
然るべきデータを読出し、それから演算を実行し、（１
１）更に外部に転送すべき命令をデコードし、その後処
理結果を出力する、という手段を踏んでいる。
このためにすべての処理が直列となり、処理効率が悪い
。
。
また各種の命令に対応した所要のサイクル数が異なるた
めに、シーケンスをマイクロプログラム化する場合や修
正する場合に、きわめて手間がかかるという欠点をそな
えている。
めに、シーケンスをマイクロプログラム化する場合や修
正する場合に、きわめて手間がかかるという欠点をそな
えている。
本発明は上記の点を解決することを目的とし、ＲＡＭデ
ータ、ＲＯＭデータ、ＥＸＴデータなどを供給するルー
トやデータの形態を考慮していわゆるパイライン処理を
効率よく行わせるようにすることを目的としており、本
発明のデジタル信号処理用データ処理装置を東予め定め
られた演算処理を繰返して実行するデータ処理システム
において、上記予め定められた演算処理を行なう演算部
、該演算部を制御メモリからの命令コードにしたがって
制御する命令デコーダ、上記演算部に対する入出力デー
タを通釈する入出力データ・セレクタ、上記演算部に対
する少な（とも入力データを格納する記憶装置、上記命
令デコーダに対する命令コードを含む命令を格納する制
御メモリ、上記記憶装置に対応するアクセス・アドレス
・バッファ、および該アクセス・アドレス・バッファに
対応して当該アクセス・アドレス・バッファに入力され
るデータの少なくとも１部データを修飾するビット修飾
手段をそなえ、上記演算部に対するデータ入力サイクル
と上記演算部における演算サイクルと上記演算部からの
データ出力サイクルとを夫々同一時間幅に予め固定的に
割付けると共に、上記命令をデータ・セットとして上記
サイクルを複数区分した区分サイクルに対応した区分情
報に割付けてなり、上記データ・セットで与えられる命
令は、外部装置との間でデータ送受を行なうことを指示
する命令コードを含み、外部装置からデータを入力する
場合上記区分情報中に当該データを格納すべき上記記憶
装置における格納アドレス情報がセットされ、また外部
装置にデータを出力する場合上記区分情報中に当該デー
タがセットされるよう構成され、上記命令の処理にあた
って、上記データ・セットで与えられる命令の区分情報
を上記区分サイクルに対応して上記制御メモリから読出
し、該読出した情報を上記ピット修飾手段により外部制
御に基づいて修飾制御を行ったうえで上記アクセス・ア
ドレス・バッファに一旦セットし、上記命令の区分情報
が上記演算部への入力データ自体である場合上記アクセ
ス・アドレス・バッファを介して上記演算部に入力され
、また上記命令の区分情報が上記記憶装置へのアクセス
・アドレス情報である場合上記記憶装置をアクセスした
結果の読出しデータを上記演算部に対して入力データと
して供給するように制御し、上記データ入力サイクルと
上記演算サイクルと上記出力サイクルとよりなる第１番
目の処理における上記演算サイクル期間に時間的にオー
バラップして、第（ｉ−１）番目の処理における上記出
力サイクルと第（ｉ＋１）番目の処理における上記入力
サイクルとを並行して実行するよう構成したことを特徴
としている。
ータ、ＲＯＭデータ、ＥＸＴデータなどを供給するルー
トやデータの形態を考慮していわゆるパイライン処理を
効率よく行わせるようにすることを目的としており、本
発明のデジタル信号処理用データ処理装置を東予め定め
られた演算処理を繰返して実行するデータ処理システム
において、上記予め定められた演算処理を行なう演算部
、該演算部を制御メモリからの命令コードにしたがって
制御する命令デコーダ、上記演算部に対する入出力デー
タを通釈する入出力データ・セレクタ、上記演算部に対
する少な（とも入力データを格納する記憶装置、上記命
令デコーダに対する命令コードを含む命令を格納する制
御メモリ、上記記憶装置に対応するアクセス・アドレス
・バッファ、および該アクセス・アドレス・バッファに
対応して当該アクセス・アドレス・バッファに入力され
るデータの少なくとも１部データを修飾するビット修飾
手段をそなえ、上記演算部に対するデータ入力サイクル
と上記演算部における演算サイクルと上記演算部からの
データ出力サイクルとを夫々同一時間幅に予め固定的に
割付けると共に、上記命令をデータ・セットとして上記
サイクルを複数区分した区分サイクルに対応した区分情
報に割付けてなり、上記データ・セットで与えられる命
令は、外部装置との間でデータ送受を行なうことを指示
する命令コードを含み、外部装置からデータを入力する
場合上記区分情報中に当該データを格納すべき上記記憶
装置における格納アドレス情報がセットされ、また外部
装置にデータを出力する場合上記区分情報中に当該デー
タがセットされるよう構成され、上記命令の処理にあた
って、上記データ・セットで与えられる命令の区分情報
を上記区分サイクルに対応して上記制御メモリから読出
し、該読出した情報を上記ピット修飾手段により外部制
御に基づいて修飾制御を行ったうえで上記アクセス・ア
ドレス・バッファに一旦セットし、上記命令の区分情報
が上記演算部への入力データ自体である場合上記アクセ
ス・アドレス・バッファを介して上記演算部に入力され
、また上記命令の区分情報が上記記憶装置へのアクセス
・アドレス情報である場合上記記憶装置をアクセスした
結果の読出しデータを上記演算部に対して入力データと
して供給するように制御し、上記データ入力サイクルと
上記演算サイクルと上記出力サイクルとよりなる第１番
目の処理における上記演算サイクル期間に時間的にオー
バラップして、第（ｉ−１）番目の処理における上記出
力サイクルと第（ｉ＋１）番目の処理における上記入力
サイクルとを並行して実行するよう構成したことを特徴
としている。
以下図面を参照しつつ説明する。第１図は本発明による
オーバラップ処理を説明する説明図、第２図は本発明に
用いるデータ・セットを説明する説明図、第３図は本発
明のデータ処理装置の一実施例構成、第４図は第３図図
示の構成の動作を説明する説明図を示す。
オーバラップ処理を説明する説明図、第２図は本発明に
用いるデータ・セットを説明する説明図、第３図は本発
明のデータ処理装置の一実施例構成、第４図は第３図図
示の構成の動作を説明する説明図を示す。
本発明のデータ処理装置においては、１つの演算処理に
対応して、データ入力サイクルＣＹＬ １と演算サイク
ルＣＹＬ２とデータ出力サイクルＣＹＬ３とが区分され
、かつ該各サイクルは夫々同一時間幅をもつよう予め固
定的に割付けられる。
対応して、データ入力サイクルＣＹＬ １と演算サイク
ルＣＹＬ２とデータ出力サイクルＣＹＬ３とが区分され
、かつ該各サイクルは夫々同一時間幅をもつよう予め固
定的に割付けられる。
そして第１図図示の如く第１番目の処理における演算サ
イクルＣＹＬ２の実行期間に、第（ｉ−１）番目の処理
におけるデータ出力サイクルＣＹＬ ３と第（ｉ＋１）
番目の処理におけるデータ入力サイクルＣＹＬ１とが時
間的にオーバラップされて並行して処理される。
イクルＣＹＬ２の実行期間に、第（ｉ−１）番目の処理
におけるデータ出力サイクルＣＹＬ ３と第（ｉ＋１）
番目の処理におけるデータ入力サイクルＣＹＬ１とが時
間的にオーバラップされて並行して処理される。
オーバ・ラップ処理を行なうプロセッサを構成する上で
重要なポイントは、異なった処理を同一時間内に完了さ
せるために１サイクルを幾ステップにとるかという点で
ある。
重要なポイントは、異なった処理を同一時間内に完了さ
せるために１サイクルを幾ステップにとるかという点で
ある。
これを決定するパラメータは、演算のアルゴリズムとデ
ータの入出力転送形式で与えられる。
ータの入出力転送形式で与えられる。
例えば直列形乗算処理のように比較的長いステップを要
するアルゴリズムを採用すると、データ入出力転送を上
記の如くオーバラップして処理することに利点がなくな
る。
するアルゴリズムを採用すると、データ入出力転送を上
記の如くオーバラップして処理することに利点がなくな
る。
また逆に１ステツプで処理を完了する並列形乗算処理を
採用すると、データ入出力転送に多くのステップを要す
ることになり、上記オーバラップ処理を行なわせるに当
っては演算処理自体を多重化することとなる。
採用すると、データ入出力転送に多くのステップを要す
ることになり、上記オーバラップ処理を行なわせるに当
っては演算処理自体を多重化することとなる。
どのようなオーバラップ処理を行なわせるかは、採用し
得るハードウェアの規模や処理速度によって選ばれる。
得るハードウェアの規模や処理速度によって選ばれる。
本発明の一実施例の場合、演算部における演算処理とし
てｘ Ｘ ｙ ＋ ｚなる処理を行なうものとするとき
、例えば上記演算サイクルが５ステツプの場合を考える
。
てｘ Ｘ ｙ ＋ ｚなる処理を行なうものとするとき
、例えば上記演算サイクルが５ステツプの場合を考える
。
この時該５ステップ内に命令コードの読込み、入力デー
タの供給などを効率よく行なわせることが必要となる。
タの供給などを効率よく行なわせることが必要となる。
第２図は本発明に用いるデータ・セットを説明する説明
図であり、上記５ステツプに対応するよう、命令コード
１バイト、６被乗数などの上位１バイト（ワードＡ）、
被乗数などの下記１バイト（ワードＢ）、乗数などの上
位１バイト（ワードＣ）、乗数などの下位１バイト（ワ
ードＤ）で構成される。
図であり、上記５ステツプに対応するよう、命令コード
１バイト、６被乗数などの上位１バイト（ワードＡ）、
被乗数などの下記１バイト（ワードＢ）、乗数などの上
位１バイト（ワードＣ）、乗数などの下位１バイト（ワ
ードＤ）で構成される。
そして各１バイト分ずつが上記各ステップに対応して制
御メモリから読出されてくるようにされる。
御メモリから読出されてくるようにされる。
勿論本発明は上記データ・セットの構成にのみ限られる
ものではない。
ものではない。
第３図は本発明のデータ処理装置の一実施例構成を示し
ている。
ている。
図中１はプログラム・カウンタ、２は制御メモリであっ
て第２図図示のデータセットが格納されるもの、３はデ
コーダ・バッファであって第２図図示の命令コードがセ
ットされるもの、４は命令デコーダであって上記デコー
ダ・バッファの内容を解読して図示点線の如く制御を行
ナウモの、５は記憶装置アクセス・アドレス・バッファ
であって第２図図示のワードＡ、Ｂ、Ｃ。
て第２図図示のデータセットが格納されるもの、３はデ
コーダ・バッファであって第２図図示の命令コードがセ
ットされるもの、４は命令デコーダであって上記デコー
ダ・バッファの内容を解読して図示点線の如く制御を行
ナウモの、５は記憶装置アクセス・アドレス・バッファ
であって第２図図示のワードＡ、Ｂ、Ｃ。
Ｄが夫々順次セットされるもの、６は記憶装置であって
オペランド・データが格納されるもの、７は入出力デー
タ・セレクタであって演算部に対する入出力データを選
択するもの、８は演算部であって例えば上述の演算ｘＸ
ｙ＋ｚを行なうもの、９はデータ・セレクタであって本
発明にいうビット修飾手段に相当するもの、１０は出力
データ・セレクタであって出力データを選択するものを
表わしている。
オペランド・データが格納されるもの、７は入出力デー
タ・セレクタであって演算部に対する入出力データを選
択するもの、８は演算部であって例えば上述の演算ｘＸ
ｙ＋ｚを行なうもの、９はデータ・セレクタであって本
発明にいうビット修飾手段に相当するもの、１０は出力
データ・セレクタであって出力データを選択するものを
表わしている。
以下第４図を参照しつつ動作を説明する。
第４図図示のクロックは上述のステップに対応して発生
されるものであり、図示クロック「１」に対応してプロ
グラム・カウンターの内容にもとづいて制御メモリ２が
アクセスされ、第１のデータ・セットの命令コード（第
２図）（命令−１）が読出される。
されるものであり、図示クロック「１」に対応してプロ
グラム・カウンターの内容にもとづいて制御メモリ２が
アクセスされ、第１のデータ・セットの命令コード（第
２図）（命令−１）が読出される。
該命令−１はクロック「２」に同期してデコーダ・バッ
ファ３を介して命令デコーダ４によって解読される。
ファ３を介して命令デコーダ４によって解読される。
そしてクロック「２」ないし「６」の期間が命令−１の
有効期間となる（命令−１によって指示された処理が演
算される）。
有効期間となる（命令−１によって指示された処理が演
算される）。
一方同一クロック「２」において第２図図示のワードＡ
についての制御メモリ２からの読出しが行なわれる。
についての制御メモリ２からの読出しが行なわれる。
そしてクロック「３」においてアクセス・アドレス・バ
ッファ５にセットされ、同時に第２図図示のワードＢに
ついての制御メモリ２からの読出しが行なわれる。
ッファ５にセットされ、同時に第２図図示のワードＢに
ついての制御メモリ２からの読出しが行なわれる。
以下同様にワードＣＤがクロック「６」までに読出され
る。
る。
上記ワードＡとＣとはアクセス・アドレス・バッファ５
に直接セットされ、ワードＢとＤとはセレクタ９を経由
してアクセス・アドレス・バッファ５にセットされる。
に直接セットされ、ワードＢとＤとはセレクタ９を経由
してアクセス・アドレス・バッファ５にセットされる。
被乗数に対応するワードＡ。Ｂがそれぞれ自体演算部８
において演算されるオペランド・データである場合、当
該ワードＡ、Ｂはアクセス・アドレス・バッファ５から
直接的に入出力データ・セレクタ７を介して演算部８に
供給される。
において演算されるオペランド・データである場合、当
該ワードＡ、Ｂはアクセス・アドレス・バッファ５から
直接的に入出力データ・セレクタ７を介して演算部８に
供給される。
また被乗数に対応するワードＡ、Ｂが記憶装置６のアク
セス・アドレス情報である場合、当該ワードＡ、Ｂにも
とづいて記憶装置６がアクセスされ、該記憶装置６から
読出されたオペランド・データが被乗数として入出力デ
ータ・セレクタ７を介して演算部８に供給される。
セス・アドレス情報である場合、当該ワードＡ、Ｂにも
とづいて記憶装置６がアクセスされ、該記憶装置６から
読出されたオペランド・データが被乗数として入出力デ
ータ・セレクタ７を介して演算部８に供給される。
ワードＡ。Ｂがオペランド・データそのものであった場
合もアクセス・アドレス情報であった場合も、一旦アク
セス・アドレス・バッファ５にセットされることによっ
て、演算部８に被乗数としてオペランド・データが供給
されるタイミングが合わされ、第４図図示の如くクロッ
ク「５」の立上り時点までには演算部８に受信される。
合もアクセス・アドレス情報であった場合も、一旦アク
セス・アドレス・バッファ５にセットされることによっ
て、演算部８に被乗数としてオペランド・データが供給
されるタイミングが合わされ、第４図図示の如くクロッ
ク「５」の立上り時点までには演算部８に受信される。
乗数に対応するワードＣ，Ｄに関しても上記ワードＡ、
Ｂと同様であり、第４図図示の如くクロック「７」の立
上り時点までには演算部８に受信される。
Ｂと同様であり、第４図図示の如くクロック「７」の立
上り時点までには演算部８に受信される。
なお第３図図示の構成の場合には記憶装置６から読出さ
れるデータに関してラッチ用のバッファがもうけられて
いない。
れるデータに関してラッチ用のバッファがもうけられて
いない。
このために、アクセス・アドレス・バッファ５にアクセ
ス・アドレス情報がセットされた時点から、記憶装置６
からは読出しデータが図示ＲＡＭデータとしていわばた
れ流しの形で入出力データ・セレクタ７に供給される形
となる。
ス・アドレス情報がセットされた時点から、記憶装置６
からは読出しデータが図示ＲＡＭデータとしていわばた
れ流しの形で入出力データ・セレクタ７に供給される形
となる。
一方言うまでもなくアクセス・アドレス・バッファ５の
内容も図示ＲＯＭデータとして入出力データ・セレクタ
７に供給される。
内容も図示ＲＯＭデータとして入出力データ・セレクタ
７に供給される。
そして、両者は当該セレクタ７において選択されて演算
部８に供給される。
部８に供給される。
。この状態において即ちクロック「７」において第２の
データ・セットにおける命令コード（命令−２）が命令
デコーダ４において解読されることから、該命令−２が
解読されたことを起点として第４図図示の如く第２タイ
ムスロツトが初まり、これにもとづいて命令コード（命
令−１）の指示に対応した形で上記ワードＡ（Ａ−１）
、Ｂ（Ｂ−１）、Ｃ（Ｃ−１）、Ｄ（Ｄ−１）に対して
演算ｘＸｙが行なわれてゆく。
データ・セットにおける命令コード（命令−２）が命令
デコーダ４において解読されることから、該命令−２が
解読されたことを起点として第４図図示の如く第２タイ
ムスロツトが初まり、これにもとづいて命令コード（命
令−１）の指示に対応した形で上記ワードＡ（Ａ−１）
、Ｂ（Ｂ−１）、Ｃ（Ｃ−１）、Ｄ（Ｄ−１）に対して
演算ｘＸｙが行なわれてゆく。
即ち第４図において「第２タイム・スロット」として示
す５ステツプを要して、（Ａ−１、Ｂ−１）Ｘ（Ｃ−１
、Ｄ−１）が行なわれ既に得られているデータ２とが加
算されて、上述の演算ｘ Ｘ ｙ ＋ ｚが行われる。
す５ステツプを要して、（Ａ−１、Ｂ−１）Ｘ（Ｃ−１
、Ｄ−１）が行なわれ既に得られているデータ２とが加
算されて、上述の演算ｘ Ｘ ｙ ＋ ｚが行われる。
この間第４図図示の如く次のワードＡ（Ａ−２）。
Ｂ（Ｂ−２）、Ｃ（Ｃ−２）、Ｄ（Ｄ−２）が演算部８
に供給されてゆく。
に供給されてゆく。
即ち上述のオーバラップ処理が行なわれてゆく。
また制御メモリ２から読出されたデータ・セット（第２
図）の区分情報（命令コード、ワードＡ、Ｂ、Ｃ２Ｄ）
が直接オペランド、データを示している場合と記憶装置
６をアクセスするアクセス・アドレス情報を示している
場合とのいずれであっても、一旦アクセス・アドレス・
バッファ５にセットされることによって、演算部８に供
給されるオペランド・データを所定クロックに同期して
与え得るようにされる。
図）の区分情報（命令コード、ワードＡ、Ｂ、Ｃ２Ｄ）
が直接オペランド、データを示している場合と記憶装置
６をアクセスするアクセス・アドレス情報を示している
場合とのいずれであっても、一旦アクセス・アドレス・
バッファ５にセットされることによって、演算部８に供
給されるオペランド・データを所定クロックに同期して
与え得るようにされる。
なお第４図図示の「命令−１の有効期間」はこの期間内
において第２図図示のデータセットに対応するデータが
演算部８に整う期間であると考えてよく、第４図図示の
「タイムスロット」は第１図図示のサイクルに対応する
期間と考えてよい。
において第２図図示のデータセットに対応するデータが
演算部８に整う期間であると考えてよく、第４図図示の
「タイムスロット」は第１図図示のサイクルに対応する
期間と考えてよい。
そして、例えばワードＡ（Ａ−１）はクロック「３」の
立上り時点において演算部８に供給される。
立上り時点において演算部８に供給される。
ワードＢ（Ｂ−１）、Ｃ（Ｃｌ ）、Ｄ（Ｄ−１）など
も同様な形で１クロック分ずつ遅れて供給される。
も同様な形で１クロック分ずつ遅れて供給される。
上述の如く一般に制御メモリ２あるいは記憶装置６から
オペランド・データが演算部８に供給されるが、演算部
８に供給されるデータとしてはデータの存在位置から（
ｉ）制御メモリ２に格納されているデータ（ＲＯＭデー
タ）、（ｉｉ）記憶装置６に格ジ納されているデータ（
ＲＡＭデータ） 、１１ｉ）外部装置からのデータ（Ｅ
ＸＴデータ）、（ｉＶ）演算部カバソファ（図示せず）
からのデータ（Ｄデータ）、（Ｖ）演算人力バッファ（
図示せず）からのデータ、（Ｅデータ）が存在する。
オペランド・データが演算部８に供給されるが、演算部
８に供給されるデータとしてはデータの存在位置から（
ｉ）制御メモリ２に格納されているデータ（ＲＯＭデー
タ）、（ｉｉ）記憶装置６に格ジ納されているデータ（
ＲＡＭデータ） 、１１ｉ）外部装置からのデータ（Ｅ
ＸＴデータ）、（ｉＶ）演算部カバソファ（図示せず）
からのデータ（Ｄデータ）、（Ｖ）演算人力バッファ（
図示せず）からのデータ、（Ｅデータ）が存在する。
上記ＲＯＭデータと７ＲＡＭデータとの場合には上述し
た通りであるが上記ＥＸＴデータ、Ｄデータ、Ｅデータ
は第３図図示の入出力データ・セレクタ１を介して入出
力される。
た通りであるが上記ＥＸＴデータ、Ｄデータ、Ｅデータ
は第３図図示の入出力データ・セレクタ１を介して入出
力される。
該ＥＸＴデータ、Ｄデータ、Ｅデータに関して入出力転
送が行なわれる間、記憶装置６かｉ らオペランド・デ
ータを読出す必要がない。
送が行なわれる間、記憶装置６かｉ らオペランド・デ
ータを読出す必要がない。
この間を利用して第３図図示出力データ・セレクタ１０
を介して記憶装置６に対する書込みが行なわれる。
を介して記憶装置６に対する書込みが行なわれる。
上述の如く本発明のデータ処理装置によれば制ン 御メ
モリ２に格納された一連のデータ・セットにもとづいて
逐次処理を行なう。
モリ２に格納された一連のデータ・セットにもとづいて
逐次処理を行なう。
したがって、一旦上述のデータ・セット列が制御メモリ
２に格納されると、固定的に定まった処理しか実行でき
なくなる。
２に格納されると、固定的に定まった処理しか実行でき
なくなる。
このため、同一データ・セット列を用いて、例えばデジ
タル・フィルタ処理を時分割的に行なったり、フィルタ
特性を変えたりするために、記憶装置６中の係数データ
を切替えたい場合などにおいて不都合を生じる。
タル・フィルタ処理を時分割的に行なったり、フィルタ
特性を変えたりするために、記憶装置６中の係数データ
を切替えたい場合などにおいて不都合を生じる。
この点を解決するために、本発明の場合、第３図図示の
セレクタ９がもうけられており、アクセス・アドレス・
バッファ５にセットされる下位バイトの内容を必要に応
じて外部制御信号によって置換し得るようにされる。
セレクタ９がもうけられており、アクセス・アドレス・
バッファ５にセットされる下位バイトの内容を必要に応
じて外部制御信号によって置換し得るようにされる。
このようにすることによって、制御メモリ２から読出さ
れたデータ・セットの区分情報が元のままであっても、
演算部８に供給されるオペランド・データを変更するこ
とが可能となる。
れたデータ・セットの区分情報が元のままであっても、
演算部８に供給されるオペランド・データを変更するこ
とが可能となる。
更に上述した如く、ＥＸＴデータを外部装置との間で送
受することが必要となる。
受することが必要となる。
このため、第２図図示のデータ・セント中の命令コード
として、外部装置との間のデータ送受を指示するコード
が用意される。
として、外部装置との間のデータ送受を指示するコード
が用意される。
これによって外部装置に対してこの旨を通知するトラン
スミツト・ワードが送出される。
スミツト・ワードが送出される。
外部装置は該ワードをデコードし、予め定められたデー
タの種類を識別し、データ処理装置にデータを送出した
り、データ処理装置からのデータを取込んだりする。
タの種類を識別し、データ処理装置にデータを送出した
り、データ処理装置からのデータを取込んだりする。
つまり、データ・セット内の予め定められた位相にトラ
ンスミツト・ワードを配し、データ処理装置がデータを
受信する場合には格納先である記憶装置６のアドレスを
、また送信する場合には出力データを上記データ・セッ
ト内に書込んでおくようにされる。
ンスミツト・ワードを配し、データ処理装置がデータを
受信する場合には格納先である記憶装置６のアドレスを
、また送信する場合には出力データを上記データ・セッ
ト内に書込んでおくようにされる。
以上説明した如く、本発明によれば、データ処理装置に
おける演算処理を、データ入力サイクルと演算サイクル
とデータ出力サイクルとに区分して夫々同一時間内で完
了するように固定的に割付けて、いわゆるオーバラップ
処理を行ないつつ繰返し演算を実行してゆく。
おける演算処理を、データ入力サイクルと演算サイクル
とデータ出力サイクルとに区分して夫々同一時間内で完
了するように固定的に割付けて、いわゆるオーバラップ
処理を行ないつつ繰返し演算を実行してゆく。
このように処理サイクルを固定的に割付けるために生じ
るかも知れない時間ロスが存在しても、デジタル信号を
繰返し演算してゆく処理をとる場合に全体的にみて便利
となる。
るかも知れない時間ロスが存在しても、デジタル信号を
繰返し演算してゆく処理をとる場合に全体的にみて便利
となる。
また演算部に対して、ＲＯＭデータ、ＲＡＭデータ、Ｅ
ＸＴデータ、Ｅデータなどを任意に供給することができ
ると共に、アクセス・アドレス・バッファにセットされ
るデータをビット修飾し得ることから、演算データを変
更するなどの融通性を与えることができる。
ＸＴデータ、Ｅデータなどを任意に供給することができ
ると共に、アクセス・アドレス・バッファにセットされ
るデータをビット修飾し得ることから、演算データを変
更するなどの融通性を与えることができる。
第１図は本発明によるオーバラップ処理を説明する説明
図、第２図は本発明に用いるデータ・セットを説明する
説明図、第３図は本発明のデータ処理装置の一実施例構
成、第４図は第３図図示の構成の動作を説明する説明図
を示す。 図中、ＣＹＬｌないしＣＹＬ３は夫々サイクル、１はプ
ログラム・カウンタ、２は制御メモリ、４は命令デコー
ダ、５は記憶装置アクセス・アドレス・バッファ、６は
記憶装置、７は入出力データ・セレクタ、８は演算部、
９はビット修飾手段を表わす。
図、第２図は本発明に用いるデータ・セットを説明する
説明図、第３図は本発明のデータ処理装置の一実施例構
成、第４図は第３図図示の構成の動作を説明する説明図
を示す。 図中、ＣＹＬｌないしＣＹＬ３は夫々サイクル、１はプ
ログラム・カウンタ、２は制御メモリ、４は命令デコー
ダ、５は記憶装置アクセス・アドレス・バッファ、６は
記憶装置、７は入出力データ・セレクタ、８は演算部、
９はビット修飾手段を表わす。
Claims (1)
- １ 予め定められた演算処理を繰返して実行するデータ
処理システムにおいて、上記予め定められた演算処理を
行なう演算部、該演算部を制御メモリからの命令コード
にしたがって制御する命令デコーダ、上記演算部に対す
る入出力データを選択する入出力データ・セレクタ、上
記演算部に対する少なくとも入力データを格納する記憶
装置、上記命令デコーダに対する命令コードを含む命令
を格納する制■メモリ、上記記憶装置に対応するアクセ
ス・アドレス・バッファ、および該アクセス・アドレス
・バッファに対応して当該アクセス・アドレス・バッフ
ァに入力されるデータの少なくとも１部データを修飾す
るビット修飾手段をそなえ、上記演算部に対するデータ
入力サイクルと上記演算部における演算サイクルと上記
演算部からのデータ出力サイクルとを夫々同一時間幅に
予め固定的に割付けると共に、上記命令をデータ・セッ
トとして上記サイクルを複数区分した区分サイクルに対
応した区分情報に割付けてなり、上記データ・セットで
与えられる命令は、外部装置との間でデータ送受を行な
うことを指示する命令コードを含み、外部装置からデー
タを入力する場合上記区分情報中に当該データを格納す
べき上記記憶装置における格納アドレス情報がセットさ
れ、また外部装置にデータを出力する場合上記区分情報
中に当該データがセットされるよう構成され、上記命令
の処理にあたって、上記データ・セットで与えられる命
令の区分情報を上記区分サイクルに対応して上記制御メ
モリから読出し、該読出した情報を上記ビット修飾手段
により外部制御に基づいて修飾制御を行ったうえで上記
アクセス・アドレス・バッファに一旦セットし、上記命
令の区分情報が上記演算部への入力データ自体である場
合上記アクセス・アドレス・バッファを介して上記演算
部に入力され、また上記命令の区分情報が上記記憶装置
へのアクセス・アドレス情報である場合上記記憶装置を
アクセスした結果の読出しデータを上記演算部に対して
入力データとして供給するように制御し、上記データ入
力サイクルと上記演算サイクルと上記出力サイクルとよ
りなる第１番目の処理における上記演算サイクル期間に
時間的にオーバラップして、第（ｉ〜１）番目の処理に
おける上記出力サイクルと第（ｉ＋１）番目の処理にお
ける上記入力サイクルとを並行して実行するよう構成し
たことを特徴とするデジタル信号処理用データ処理装置
。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53133878A JPS5847054B2 (ja) | 1978-10-31 | 1978-10-31 | デジタル信号処理用デ−タ処理装置 |
| GB7933900A GB2033624B (en) | 1978-10-27 | 1979-10-01 | Digital signal processing system |
| CA336,734A CA1127315A (en) | 1978-10-27 | 1979-10-01 | Digital signal processing system with overlap processings |
| NL7907455A NL7907455A (nl) | 1978-10-27 | 1979-10-09 | Digitale signaalverwerkingsinrichting. |
| SE7908354A SE452072B (sv) | 1978-10-27 | 1979-10-09 | Digitalt signalbehandlingssystem |
| AU52176/79A AU513819B2 (en) | 1978-10-27 | 1979-10-25 | Digital signal processor in a modem |
| FR7926687A FR2440029B1 (fr) | 1978-10-27 | 1979-10-26 | Dispositif de traitement de signaux numeriques executant a repetition la meme fonction arithmetique, utilisable notamment dans un modulateur-demodulateur |
| DE19792943384 DE2943384A1 (de) | 1978-10-27 | 1979-10-26 | Digitalsignalverarbeitungssystem |
| ES485422A ES485422A1 (es) | 1978-10-27 | 1979-10-26 | Perfeccionamientos en sistemas de tratamiento de senales di-gitales |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53133878A JPS5847054B2 (ja) | 1978-10-31 | 1978-10-31 | デジタル信号処理用デ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5561854A JPS5561854A (en) | 1980-05-09 |
| JPS5847054B2 true JPS5847054B2 (ja) | 1983-10-20 |
Family
ID=15115182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53133878A Expired JPS5847054B2 (ja) | 1978-10-27 | 1978-10-31 | デジタル信号処理用デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5847054B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58225440A (ja) * | 1982-06-24 | 1983-12-27 | Matsushita Electric Ind Co Ltd | メモリ制御装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3840861A (en) * | 1972-10-30 | 1974-10-08 | Amdahl Corp | Data processing system having an instruction pipeline for concurrently processing a plurality of instructions |
| JPS5247976B2 (ja) * | 1973-03-16 | 1977-12-06 |
-
1978
- 1978-10-31 JP JP53133878A patent/JPS5847054B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5561854A (en) | 1980-05-09 |
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