JPS5847097B2 - ゲ−ト回路 - Google Patents
ゲ−ト回路Info
- Publication number
- JPS5847097B2 JPS5847097B2 JP52113933A JP11393377A JPS5847097B2 JP S5847097 B2 JPS5847097 B2 JP S5847097B2 JP 52113933 A JP52113933 A JP 52113933A JP 11393377 A JP11393377 A JP 11393377A JP S5847097 B2 JPS5847097 B2 JP S5847097B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- transistor
- gate transistor
- base
- collector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/20—Automatic control
- H03G3/30—Automatic control in amplifiers having semiconductor devices
- H03G3/34—Muting amplifier when no signal is present
- H03G3/345—Muting during a short period of time when noise pulses are detected, i.e. blanking
Landscapes
- Noise Elimination (AREA)
Description
【発明の詳細な説明】
本発明はゲート回路、特に雑音除去回路等に好適なゲー
ト回路の改良に関する。
ト回路の改良に関する。
従来の雑音除去回路には第1図に示すようなゲート回路
が使用されていた。
が使用されていた。
同図において1及び2は工□ツタ・フォロワー型増幅回
路3はケート用トランジスタ、Cはレベル保持用トラン
ジスタである。
路3はケート用トランジスタ、Cはレベル保持用トラン
ジスタである。
通常、トランジスタ3はオン状態となっており、入力信
号S1に雑音が入った時、負のパルス信号Pがトランジ
スタ3のベースに与えられてこれをオフにすることによ
って雑音を除去するようになっている。
号S1に雑音が入った時、負のパルス信号Pがトランジ
スタ3のベースに与えられてこれをオフにすることによ
って雑音を除去するようになっている。
しかるにかかる構成のゲート回路を開閉制御するための
前記パルス信号は振幅の大きなものである必要があるが
、第2図に示すゲート回路部分の等何回路から明らかな
如く、振幅の大きなパルス信号によりトランジスタ3を
オフにすると、その際に出力信号S2に対しパルス信号
の漏洩によって悪影響を受ける。
前記パルス信号は振幅の大きなものである必要があるが
、第2図に示すゲート回路部分の等何回路から明らかな
如く、振幅の大きなパルス信号によりトランジスタ3を
オフにすると、その際に出力信号S2に対しパルス信号
の漏洩によって悪影響を受ける。
またダイナミックレンジも低く、かつ導通抵抗が高く周
波数特性が悪い。
波数特性が悪い。
但し第2図においてDl 、D2は夫々トランジスタ3
のベース・コレクタ間及びベース・エミッタ間の等価ダ
イオード、SWはベース・コレクタ間を短絡する等価ス
イッチである。
のベース・コレクタ間及びベース・エミッタ間の等価ダ
イオード、SWはベース・コレクタ間を短絡する等価ス
イッチである。
本発明はかかる従来回路の欠点を改良するためになきれ
たもので、以下図面に示す実施例を参照して説明する。
たもので、以下図面に示す実施例を参照して説明する。
第3図は本発明の基本的構成を示すもので、4゜5は増
幅器、6,7は第1及び第2ゲート、8はリミッタ、C
はレベル保持用コンデンサである。
幅器、6,7は第1及び第2ゲート、8はリミッタ、C
はレベル保持用コンデンサである。
通常、第1ゲート6はオフ、第2ゲート7はオンであっ
て、入力信号S1は増幅器4、第2ゲート7及び増幅器
5を介して出力される。
て、入力信号S1は増幅器4、第2ゲート7及び増幅器
5を介して出力される。
次に入力信号S1に雑音が入った場合、パルス信号Pが
第」ゲート6に与えられ、これをオンにすることにより
第2ゲー)7がオフとなり、雑音が除去される。
第」ゲート6に与えられ、これをオンにすることにより
第2ゲー)7がオフとなり、雑音が除去される。
す□ツタ8はAの電位がBの電位より高くならないよう
にするためのもので、これによって第2ゲート7の正常
な動作が保証される。
にするためのもので、これによって第2ゲート7の正常
な動作が保証される。
第4図は上述の基本的構成に基く具体的回路例を示す。
同図においてトランジスタT1 、T2及びT5 、T
、は夫々増幅器4,5に、トランジスタT3.T4は第
1、第2ゲート6.7に、トランジスタT7 、T8は
り□ツタ8に相当する。
、は夫々増幅器4,5に、トランジスタT3.T4は第
1、第2ゲート6.7に、トランジスタT7 、T8は
り□ツタ8に相当する。
この回路で入力信号S、に雑音が入った時、正のパルス
信号PがトランジスタT3のゲートに与えられて該トラ
ンジスタをオンにする。
信号PがトランジスタT3のゲートに与えられて該トラ
ンジスタをオンにする。
その結果、トランジスタT4のコレクタ電位はほぼその
ベース電位に等しくなる。
ベース電位に等しくなる。
またトランジスタT4 のエミッタ電位はコンデンサC
によってレベルが保持されているので、A点の電位がB
点よりも抵ければ、トランジスタT4 にはバイアスが
かかるのでカットオフ状態となる。
によってレベルが保持されているので、A点の電位がB
点よりも抵ければ、トランジスタT4 にはバイアスが
かかるのでカットオフ状態となる。
但しここでA点の電位がB点の電位とトランジスタT4
のベース・エミッタ間電圧VBEとの和ヨりも高い場合
はトランジスタT4に順方向バイアスがかかることにな
って、該トランジスタは導通してしまう。
のベース・エミッタ間電圧VBEとの和ヨりも高い場合
はトランジスタT4に順方向バイアスがかかることにな
って、該トランジスタは導通してしまう。
そこでかかる事態の発生を防止するべく、トランジスタ
T7 、T8から成るリミッタが設けられているのであ
る。
T7 、T8から成るリミッタが設けられているのであ
る。
即ち夫々のベース・エミッタ間電圧がVBg (T5
) +VBg (Ta ) =−VBF、(T7)
−VBF、(T8)となるように設定すれば、B点より
A点の電位が高くなると、トランジスタT7.T8がオ
ンとなるので、A点の電位を抑圧する。
) +VBg (Ta ) =−VBF、(T7)
−VBF、(T8)となるように設定すれば、B点より
A点の電位が高くなると、トランジスタT7.T8がオ
ンとなるので、A点の電位を抑圧する。
この結果、全ての信号振幅に対してトランジスタT4の
確実なスイッチング動作が保証される。
確実なスイッチング動作が保証される。
トランジスタT4がオンの時は、そのコレクタ電流がエ
ミッタ電流よりも大きいため、VBC< VnF、(V
BCはベース・コレクタ間電圧)であるから、トランジ
スタT7 、T8はカットオフ状態となっている。
ミッタ電流よりも大きいため、VBC< VnF、(V
BCはベース・コレクタ間電圧)であるから、トランジ
スタT7 、T8はカットオフ状態となっている。
かくして本発明によればゲートのスイッチングがVnc
= VD (VDはダイオードDの順方向電圧)と
いう小振幅のパルスで可能であるため、該パルスの出力
への漏れは極めて小さい またカットオフ時のダイナミ
ックレンジが大きく、更にはオン時の導通抵抗が非常に
小さく周波数特性が良好である。
= VD (VDはダイオードDの順方向電圧)と
いう小振幅のパルスで可能であるため、該パルスの出力
への漏れは極めて小さい またカットオフ時のダイナミ
ックレンジが大きく、更にはオン時の導通抵抗が非常に
小さく周波数特性が良好である。
なお本発明のゲート回路はAMラジオ受信機、CB)ラ
ンシーバー等の雑音除去回路に使用可能で、その他あら
ゆるアナログスイッチとしても使用できる。
ンシーバー等の雑音除去回路に使用可能で、その他あら
ゆるアナログスイッチとしても使用できる。
第11図は従来の雑音除去回路を示す回路図、第2図は
そのゲート回路部分の等価回路図、第3図は本発明の基
本的構成を示すブロック図、第4図は本発明の一実施例
を示す回路図である。 4.5:増幅器、6,7=第1.第2ゲート、8:リミ
ッタ、Cニレベル保持用コンデンサ。
そのゲート回路部分の等価回路図、第3図は本発明の基
本的構成を示すブロック図、第4図は本発明の一実施例
を示す回路図である。 4.5:増幅器、6,7=第1.第2ゲート、8:リミ
ッタ、Cニレベル保持用コンデンサ。
Claims (1)
- 【特許請求の範囲】 1 通常はオフ状態で、パルスの印加によりオンとなる
第1ゲート・トランジスタと、信号路に挿入され、かつ
第1トランジスタがコレクタとベースとの間に接続され
ていて通常はオン状態である第2ゲート・トランジスタ
と、第1ゲート・トランジスタのオン時に第2ゲート・
トランジスタのベース・エミッタ間が非導通となるよう
に、第2ゲート・トランジスタの人力点の電位をその出
力点1位に対して保持するため上記入力点に接続された
り□ツタとを備えたことを特徴とするゲート回路。 2 第1ゲート・トランジスタのコレクタが第2ゲート
・トランジスタのベースに接続され、第2ゲート・トラ
ンジスタのコレクタ、エミッタが夫夫前記入力点、出力
点に接続され、リミッタが該コレクタに接続されている
ことを特徴とする特許請求の範囲第1項記載のゲート回
路。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52113933A JPS5847097B2 (ja) | 1977-09-24 | 1977-09-24 | ゲ−ト回路 |
| NLAANVRAGE7807480,A NL188612C (nl) | 1977-09-24 | 1978-07-11 | Poortketen. |
| GB7829612A GB2005102B (en) | 1977-09-24 | 1978-07-12 | Gate circuit |
| DE19782839383 DE2839383A1 (de) | 1977-09-24 | 1978-09-11 | Verknuepfungsschaltung |
| SE7809970A SE432169B (sv) | 1977-09-24 | 1978-09-22 | Grindkrets |
| FR7827292A FR2404342B1 (fr) | 1977-09-24 | 1978-09-22 | Perfectionnement a un circuit porte |
| US06/234,774 US4331885A (en) | 1977-09-24 | 1981-02-17 | Gate circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52113933A JPS5847097B2 (ja) | 1977-09-24 | 1977-09-24 | ゲ−ト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5448109A JPS5448109A (en) | 1979-04-16 |
| JPS5847097B2 true JPS5847097B2 (ja) | 1983-10-20 |
Family
ID=14624822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52113933A Expired JPS5847097B2 (ja) | 1977-09-24 | 1977-09-24 | ゲ−ト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5847097B2 (ja) |
-
1977
- 1977-09-24 JP JP52113933A patent/JPS5847097B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5448109A (en) | 1979-04-16 |
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