JPS62264706A - 出力段回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 ダーリントン構造の初段のトランジスタのベース−エミ
ッタ間に、出力ノードの高、低に応じてＯＦＦ’、ＯＮ
するスイッチを接続し、低電流領域で通常のオープンコ
レクタ型となして出力飽和電圧を低く保ち、一方高電流
領域では、ダーリントン接続でベース駆動電流金増さず
に出力シンク電流能力アップを図る。

〔産業上の利用分野〕

本発明はトランジスタを用いた出力段回路に係シ、特に
そのペース駆動電流を増さずに、低電流領域での出力飽
和電圧全低く保つとともに、出力シンク電流能力アンプ
を図ることができる回路に関する。

〔従来の技術〕　　　− 第３図に第１の従来例の回路図を示してあシ、入力端子
１をトランジスタＱ２のベースに接続し、そのエミッタ
を端子２に接続し、コレクタを定電流源４及びトランジ
スタＱ１のベースに接続し、Ｑｌのエミッタ’ｋＱ２の
エミッタ及び端子２に接続し、’Ｑｌのコレクタを出力
端子３に接続している。

この回路動作は、端子１，２に印加される電圧がトラン
ジスタＱ２をＯＮするベース−エミッタ間電圧以上又は
以下になることに応じてＱｌ　ｋ高インピーダンス又は
低インピーダンス状態に切替えるものである。

第４図に第３図の回路の出力端子３における出力シンク
電流Ｃｌ０Ｌ）と出力電圧（ＶＯＬ）との関係を表わし
ている。

トランジスタＱ２がＯＦＦのとき、定電流源４のＩＢが
トランジスタＱ１のベースを駆動し、ＱｌがＯＮ　して ＩＯＬ　＝　ｈｒＥｔ　’　ＩＢ　　　　　　　　　　
　　（１）（但し、ｈＦＩＺはＱｌの直流電流増幅率）
となる。すなわち、トランジスタＱ１の飽和特性により
ＩＢが一定のときに流し得るＩＯＬは制限され、）ＩＦ
Ｅ・ＩＢ以上の電流を流すことができない。

それ以上電流を流そうとする時には、定電流源のＩＢを
大きくしなければ々らず、消費電力の増大につながシ好
ましくない。一方、第３図の回路では低電流領域での出
力飽和電圧（ＶＯＬ）を低く保つことは可能である（Ｑ
ｌのトランジ、スタの飽和電圧のみで決まる）。

次に第５図に第２の従来例を示しである。図において第
３図と対応部に同一記号で指示してあシ、出力部をトラ
ンジスタＱ１とＱ３の２段積みにしてダーリントン接続
にしておる。

第６図に第５図の回路のＩＯＬ　−ＶＯＬ特性を示して
おり、この場合には ＩＯＬ　（飽和）＝　ｈＦＥＩｏｈＦＥＩ　°ＩＢ　　
　　　　（２）但し、Ｑｌ及びＱ３のｈＦＥをそれぞれ
ｈＦＥｌ、　ｈＦＥＮとした。式（２）から明らか表よ
うに、先の式（１）に比較して、ｈＦ）４倍の電流を流
すことができる。

ところが、この回路では低電流領域での飽和電圧ｖｏＬ
は、Ｑ３のエミッターペース間電圧ＶＢｚｓとＱｌの飽
和電圧ｖ８ａｔ工の和とカシ、第３図の回路に比較して
、ＶＢＥｍだけオフセットしてしまい、第６図のごとく
、低電流領域での出力飽和電圧Ｖ□ｔ、を低く保つこと
ができない。

ところで、第３図又は第５図の出力段回路ｌＯには例え
ば第７図のようにプルアップ抵抗Ｒ及び論理回路加が接
続されるが、その際次の■または■のようなケースが生
じる。

■　接続される論理回路が比較的に大きなシンク電流を
要求する回路、例えば論理回路題の数が多い場合等に、
論理回路田の所定閾値以下の“Ｌ＃レベルの電圧に下げ
るためには出力段回路１０の出力シンク電流（ＩｏＬ）
能力が大きいことが必要となるが閾値が低く々くてもよ
い場合。

■　接続される論理回路の閾値を低くしなければならな
いが論理回路２０の数が少なく大きなタンク電流は必要
としない場合。

〔発明が解決しようとする問題点〕

不発明は、従来の出力段回路においては、上記のごとく
、ベース駆動電流を増さずに低電流領域での出力飽和電
圧を低く保ち、且つ出力シンク電流能力の増大を図るこ
とが困難であったという問題を解決し、上記■或は■の
場合のいずれにも用いることができる出力段回路を得よ
うとするものである。

〔問題点を解決するための手段〕

不発明においては、従来の第３図及び第５図の回路を組
合せ、低電流領域では第３図の回路が作動し、高電流領
域では第５図の回路が作動するような出力段回路を構成
している。

〔作用〕

低電流領域では、第１図の回路のように出力飽和電圧（
ＶＯＬ）を十分低くすることができ、また高電流側では
第５図のダーリントン構成と々るためベース駆動電流（
Ｉｎ　）を増さなくても出力シンク電流能力を増すこと
が可能になる。

〔実施例〕

第１図に本発明の実施例の回路を示してあり、先の第３
図及び第５図の回路と対応部分には同一符号で指示しで
ある。本実施例においては、基本的にはダーリントン構
造のトランジスタＱ１及びＱ３のトランジスタＱ１のベ
ースとエミッタの間にトランジスタＱ４のスイッチを接
続し、出力飽和電圧Ｖｏ　Ｌに応じた電圧をＱ４のベー
スに接続して構成しである。

なお、本実施例においてトランジスタＱ４をマルチコレ
クタにしてその一つをペースに接続すると共に、抵抗Ｒ
１を介してＱｌ、Ｑ３のコレクタと出力端子３に接続し
ているが、これはトランジスタＱ４を流れる電流のｈＦ
Ｅ依存性を低減してＱ３のペースに流れる電流を安定化
するものであシ、発明の本質をなすものではない。また
トランジスタＱ３１７）ベースとエミッタ間にエミッタ
抵抗Ｒ２を有するトランジスタＱ５のコレクタ及びエミ
ッタを接続し、そのペースとエミッタを入力端子１゜２
に接続しているが、これはＱ３がＯＮからＯＦＦに転す
る際にＱ３のベースに蓄積した電荷を抜く通路を形成し
、スイッチング動作速度を向上させようとするものでや
はシ発明の本質とは関係しない。

第１図の回路動作を説明する。

（１）　　端子１の入力電圧が所定の高い正電圧１Ｈ″
ならばＱ２．Ｑ５はＯＮであり、各トランジスタＱｌ　
、　Ｑ３、Ｑ４はＯＦＦであり、出力３に接続する後段
の回路の入力は”Ｈ″レベルなる。

（２）　　端子１の入力電圧が所定の低い電圧“Ｌ”レ
ベルであシ、出力端子のＩｏｎ、、　ＶＯＬが低い場合
。

ノードＮａの電位はＮｂより高く、ｐ−ｎ−ｐ　トラン
ジスタＱ４がＯＮする。したがって、定電流源４ＯＩｎ
　ハ）ランジスタＱ４を介してｎ−ｐ−ｎ　）ランジス
タＱ３のペースを駆動し、Ｑ３がＯＮする。一方、トラ
ンジスタＱ１はそのベースのＮａ点の電位がＱｌ、Ｑ３
２＞ｆ共ＫＯＮする電圧ＶＢＥｔ　＋　ＶｎＥａ　　よ
りも低いためにＯＦＦのままである。その結果、この場
合第３図の従来の回路と同じくなり、 ＩＯＬ　”＝　ＩＢ　ｂｒｚｓ となる。

（３）　　出力３のシンク電流ＩＯＬが増大した場合。

ＩＯＬが増えるとＱ３のエミッターコレクタ間電圧が増
大し、ノードＮｂの電位が上昇する。その結果ノードＮ
ａの電圧が上昇し、これがＱｌ、　Ｑ３が共にＯＮする
電圧ＶＢＥＩ　＋　ＶＢＥＩに々るとＱｌ　カＯＮし、
Ｑ４がＯＦ’Ｆする。したがって、この場合第５図に示
した従来のダーリントン構造の回路になるから、 Ｉｏｔ、　＝　Ｉｎ　＠ｈｒｇｓ　＠）ｌｐｇｔとなる
。

第２図に、第１図の回路の出力シンク電流（ｌ０Ｌ）と
出力飽和電圧（Ｖｏｔ、）の特性図を示しである。図に
おいて（２）は上記（２）の動作領域であり、第３図の
従来のオープンコレクタを回路となυ、低電流領域での
出力飽和電圧（Ｖｏｒ、）は十分低く抑えることができ
る。（３）は上記（３）の動作領域であって、第５図の
従来のダーリントン構造とな’）、ｉｎを増やすことな
く出力シンク電流Ｃｌ０Ｌ）能力を増やすことができる
。

〔発明の効果〕 以上の説明から明らかなように、本発明によれば容易に
ベース駆動電流（ＩＢ）を増やさずに、低電流領域での
出力飽和電圧（ＶＯＬ）を低くたもつと共に出力シンク
電流（ＩＯＬ）能力アップを図ることが可能な出力段回
路が提供される。

【図面の簡単な説明】

第１図及び第２図は各６本発明の実施例の回路図及びＶ
ｏｔ、　−ＩＯＬ特性を示す線図。 第３図及び第４図は各各第１の従来例の回路図及びＶｏ
Ｌ　−ＩＯＬ特性図。 第５図及び第６図は各各第２の従来例の回路図及びＶｏ
ｔ、　−ＩＯＬ特性図である。 夛６　丁１’Ｊ　ｌ’！　￥−９５Ｔｉｎ　＆　ｐ”　
８Ｌ　釆１＠　Ｗｈ　ｎ　４ｆ−ＶＪ　４ｐ’Ｊ　！−
Ｒ１＝ｆ　１’Ａ　？”、ｉ■ １、２・・・（入力）端子 ３・・・（出力）端子 ４・・・定電流源 Ｑ１〜Ｑ５・・・トランジスタ Ｒ１，Ｒ２・・・抵抗

Claims (1)

【特許請求の範囲】
1. ダーリントン接続のトランジスタを出力段に備え、その
   初段のトランジスタのベース−エミッタ間に、出力ノー
   ドの電圧の高、低に応じて、ＯＦＦ、ＯＮするスイッチ
   を接続してなることを特徴とする出力段回路。