JPS5847742B2 - 記憶制御方式 - Google Patents
記憶制御方式Info
- Publication number
- JPS5847742B2 JPS5847742B2 JP53049310A JP4931078A JPS5847742B2 JP S5847742 B2 JPS5847742 B2 JP S5847742B2 JP 53049310 A JP53049310 A JP 53049310A JP 4931078 A JP4931078 A JP 4931078A JP S5847742 B2 JPS5847742 B2 JP S5847742B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- register
- physical
- information
- storage device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
本発明は記憶制御方式、具体的には論理アドレスから物
理アドレスへの変換を要する情報処理システムにむいて
有効なメモリシステムの制御方式の改良に関する。
理アドレスへの変換を要する情報処理システムにむいて
有効なメモリシステムの制御方式の改良に関する。
主記憶として実装されたメモリ・システムにおける記憶
空間の拡張の為の一手段としてセグメントを付加するこ
とは公知である。
空間の拡張の為の一手段としてセグメントを付加するこ
とは公知である。
即ち、アドレスには物理アドレスと論理アドレスの二種
類があり、物理アドレスは主記憶として実装された各メ
モリモジュール（例えば１６Ｋバイト単位）の持つ固有
のアドレスで例えば０〜５１２Ｋバイトまで指定できる
もので、ハードウエア的にメモリシステム中の１つの番
地（アドレス）を指定するために用いる。
類があり、物理アドレスは主記憶として実装された各メ
モリモジュール（例えば１６Ｋバイト単位）の持つ固有
のアドレスで例えば０〜５１２Ｋバイトまで指定できる
もので、ハードウエア的にメモリシステム中の１つの番
地（アドレス）を指定するために用いる。
又、論理アドレスはプログラムがメモリシステム中の１
つの番地を指定するために用いるものであシ、実施例に
おいては、１つのセグメント内では６４Ｋバイトまで指
定できる。
つの番地を指定するために用いるものであシ、実施例に
おいては、１つのセグメント内では６４Ｋバイトまで指
定できる。
従って論理アドレスが直接物理アドレスを指定するもの
でない為、論理アドレスは物理アドレスに変換されて主
記憶のアクセスがｈされる。
でない為、論理アドレスは物理アドレスに変換されて主
記憶のアクセスがｈされる。
一方、最近記憶素子として１６ＫダイナミックＭＯＳ，
４Ｋ−１６ピンダイナミックＭＯＳが実用化され、ミニ
コン（及び相当機種）及びメインフレームへ応用するこ
とが多くなり、現在の４ＫＲＡＭを使用した設計に比べ
てボードのピット密度を大巾に向上できる。
４Ｋ−１６ピンダイナミックＭＯＳが実用化され、ミニ
コン（及び相当機種）及びメインフレームへ応用するこ
とが多くなり、現在の４ＫＲＡＭを使用した設計に比べ
てボードのピット密度を大巾に向上できる。
この記憶素子に関し、第１図のＲＥＡＤ／ＷＲＩＴＥサ
イクルのタイミングチャートを使用して簡単に説明する
と１６３８４セルのひとつをデコードする為に必要な１
４アドレスビットは、７アドレス入力にマルチプレツク
スされて、外部からの２つのネガティブＴＴＬ−レベル
クロツクによって、オンーチツプ・アドレス・ラッチに
ラッチされる。
イクルのタイミングチャートを使用して簡単に説明する
と１６３８４セルのひとつをデコードする為に必要な１
４アドレスビットは、７アドレス入力にマルチプレツク
スされて、外部からの２つのネガティブＴＴＬ−レベル
クロツクによって、オンーチツプ・アドレス・ラッチに
ラッチされる。
第１のクロツク、列・アドレス・ストローブ（ＲＡＳ）
は７ビットの列・アドレス・ビットをチップにラッチす
る。
は７ビットの列・アドレス・ビットをチップにラッチす
る。
第２のクロツク、行●アドレス・ストローブ（ＣＡＳ）
が引き続いて、７ビットの行・アドレス・ビットをチッ
プにラッチする。
が引き続いて、７ビットの行・アドレス・ビットをチッ
プにラッチする。
ＲＡＳとＣＡＳの各々の信号は、異なった遅延内部クロ
ツクによってコントロールされる一連の動作のトリガと
なる。
ツクによってコントロールされる一連の動作のトリガと
なる。
この２つのクロツクは論理的につながっており、アドレ
スのマルチブレツクス動作が、読出しデータのアクセス
時のきびしいタイミングシーケンス外で行うことができ
るようになっている。
スのマルチブレツクス動作が、読出しデータのアクセス
時のきびしいタイミングシーケンス外で行うことができ
るようになっている。
ＣＡＳクロツクによるチップ内の動作はＲＡＳクロック
・チェーンから作られる。
・チェーンから作られる。
ある遅れた信号が出てくるまで禁止され、この様ないわ
ゆるｇａｔｅｄＣＡＳという特徴によって、列・アドレ
ス・ホールドタイム（ｔＲＡＨ）が満足され、アドレス
入力が、列・アドレスから行アドレスに変るとすぐに外
部からＣＡＳクロツクを入れることができる。
ゆるｇａｔｅｄＣＡＳという特徴によって、列・アドレ
ス・ホールドタイム（ｔＲＡＨ）が満足され、アドレス
入力が、列・アドレスから行アドレスに変るとすぐに外
部からＣＡＳクロツクを入れることができる。
ＣＡＳはｔＲＡＨ後はいつでも入れることができ、ＲＡ
Ｓから作られる遅れた信号がＣＡＳによるチップ内の動
作を禁止している間は最悪時のアクセスタイム（ｔＲＡ
Ｓ）に影響を与えない。
Ｓから作られる遅れた信号がＣＡＳによるチップ内の動
作を禁止している間は最悪時のアクセスタイム（ｔＲＡ
Ｓ）に影響を与えない。
この様にＣＡＳを内部でゲートすることによってｔＲＣ
Ｄ（最小）、ｔＲＣＤ（最大）と呼ばれる２つのタイミ
ングの規格が生まれる。
Ｄ（最小）、ｔＲＣＤ（最大）と呼ばれる２つのタイミ
ングの規格が生まれる。
ＣＡＳを、ｔＲｃＤ（最大）よりも遅れて入れてもデー
タの読出し、書込みにエラーを生じｉいが、ただそうす
ればアクセスタイムはＲＡＳからではｉくてＣＡＳから
のアクセスタイムによって決められる。
タの読出し、書込みにエラーを生じｉいが、ただそうす
ればアクセスタイムはＲＡＳからではｉくてＣＡＳから
のアクセスタイムによって決められる。
即ちＲＡＳからのアクセスタイムはｔ’ＲＣＤ（最大）
をＣＡＳが越えた分だけ長く浸る。
をＣＡＳが越えた分だけ長く浸る。
選択されたセルに書込まれるデータは、ＲＡＳがアクテ
ィブになっている時、ＷＲＩＴＥ及びＣＡＳのＡＮＤに
よって、オン・チップレジスタにラッチされる。
ィブになっている時、ＷＲＩＴＥ及びＣＡＳのＡＮＤに
よって、オン・チップレジスタにラッチされる。
ＷＲＩＴＥとＣＡＳのどちらか於そい方が、データイン
（Ｄｉｎ）レジスタのストローブと女る。
（Ｄｉｎ）レジスタのストローブと女る。
従って、ライト・サイクル・タイミングには、いくつか
のオプションがある。
のオプションがある。
ライトサイクルではＣＡＳに先立って、ライト入力がロ
ーになるとＤｉｎは、ＣＡＳによってストロープされ、
データのセットアップ並びにホールドタイムはＣＡＳに
リファレンスされる。
ーになるとＤｉｎは、ＣＡＳによってストロープされ、
データのセットアップ並びにホールドタイムはＣＡＳに
リファレンスされる。
ＣＡＳが入る時にまだ入力データが用意できなかったり
、リード・ライト・サイクルの方が望ましい場合には、
ＣＡＳのネガティブエッジがあるまで、ＷＲＩＴＥを遅
らせることができる。
、リード・ライト・サイクルの方が望ましい場合には、
ＣＡＳのネガティブエッジがあるまで、ＷＲＩＴＥを遅
らせることができる。
この′゛遅延したライトサイクル″では、データ入力の
セットアップ並びにホールド・タイムは、ＣＡＳではｉ
く、ＷＲＩＴＥのネガティブ・エッジにしファレンスさ
れる。
セットアップ並びにホールド・タイムは、ＣＡＳではｉ
く、ＷＲＩＴＥのネガティブ・エッジにしファレンスさ
れる。
（このことはタイミング・ダイアグラムに示されてかり
、リード・ライト並びにページモードのライト・サイク
ルではＤｉｎはＷＲＩＴＥに又、”アーリー・ライト・
サイクル”ではＣＡＳにリファレンスされている）ＣＡ
Ｓがローとなっている間、ＷＲＩＴＥをハイレベルに維
持することによってデータはメモリから取り出される。
、リード・ライト並びにページモードのライト・サイク
ルではＤｉｎはＷＲＩＴＥに又、”アーリー・ライト・
サイクル”ではＣＡＳにリファレンスされている）ＣＡ
Ｓがローとなっている間、ＷＲＩＴＥをハイレベルに維
持することによってデータはメモリから取り出される。
メモリから選択されたセルから読みとったデータは規定
のアクセスタイムまでに出力されるものである。
のアクセスタイムまでに出力されるものである。
この様な１６ＫダイナミックＲＡＭ％ならびに論理アド
レスー物理アドレスへの変換を要する情報処理システム
の特徴としては下記（ＩＸ２）があげられ、その様女特
徴を有する為１６ＫダイナミックＲＡＭを主記憶として
上述の情報処理システムに採用した際（３）の如き欠点
を生じる。
レスー物理アドレスへの変換を要する情報処理システム
の特徴としては下記（ＩＸ２）があげられ、その様女特
徴を有する為１６ＫダイナミックＲＡＭを主記憶として
上述の情報処理システムに採用した際（３）の如き欠点
を生じる。
（１）１６ＫダイナミックＭＯＳ，４Ｋ−１６ピンダイ
ナミックＭＯＳメモリ素子はメモリチップへアドレスを
２回に分けて与える必要がある為、メモリチップへ渡す
アドレス情報のうち半数のビットは他の半数のビットよ
りも時間的に遅れて確定してもよい。
ナミックＭＯＳメモリ素子はメモリチップへアドレスを
２回に分けて与える必要がある為、メモリチップへ渡す
アドレス情報のうち半数のビットは他の半数のビットよ
りも時間的に遅れて確定してもよい。
（２）論理アドレスから物理アドレスへの変換は変換テ
ーブルを索引する分だけ従来システムに比較して時間が
かかる。
ーブルを索引する分だけ従来システムに比較して時間が
かかる。
しかし変換の影響を受けるビットはアドレス情報のうち
の一部分のみである。
の一部分のみである。
（３） ローアドレス、カラムアドレスのアドレスの
受付けと、アドレス変換テーブルによるアドレス変換が
順次動作していたため、アクセス時間が長くなり、しい
てはシステム全体の性能低下にもつながる。
受付けと、アドレス変換テーブルによるアドレス変換が
順次動作していたため、アクセス時間が長くなり、しい
てはシステム全体の性能低下にもつながる。
本発明は上記欠点に鑑みてなされたものであり、前記ア
ドレス変換の影響を受けるビットはメモリチップからみ
ると必らずカラムアドレス（２回目に受けとるアドレス
）となる様にアドレス回路を構成し、アドレス変換回路
が動作完了し永いうちにメモリチップにはローアドレス
を与えてメモリサイクルを開始させることにより、メモ
リシステムの高速化、更にはアクセス時間の短縮化をは
かった記憶制御方式を提供することを目的とする。
ドレス変換の影響を受けるビットはメモリチップからみ
ると必らずカラムアドレス（２回目に受けとるアドレス
）となる様にアドレス回路を構成し、アドレス変換回路
が動作完了し永いうちにメモリチップにはローアドレス
を与えてメモリサイクルを開始させることにより、メモ
リシステムの高速化、更にはアクセス時間の短縮化をは
かった記憶制御方式を提供することを目的とする。
以下、第２図以降を使用して本発明に関し詳細に説明す
る。
る。
第２図は本発明の記憶制御方式を具体化する為の情報処
理システムの実施例である。
理システムの実施例である。
図にかいて１はシステムの中枢となってシステム全体の
制御ならびに本発明と特に関連するところではアドレス
変換を司どるＣＰＵ．２は１６ＫダイナミックＲＡＭチ
ップならびにその制御部から成るメモリサブシステムで
ある。
制御ならびに本発明と特に関連するところではアドレス
変換を司どるＣＰＵ．２は１６ＫダイナミックＲＡＭチ
ップならびにその制御部から成るメモリサブシステムで
ある。
又、前記ＣＰＵＩ中において、３は８つのセグメントの
１つを指定する３ピットのセグメントレジスタＳＧＲ，
４は論理アドレスを格納する論理アドレスレジスタＬＡ
Ｒであり、論理アドレスの上位３ビットから成る論理ブ
ロックＬＢと残り１３ビットのデスプレースメントから
成る。
１つを指定する３ピットのセグメントレジスタＳＧＲ，
４は論理アドレスを格納する論理アドレスレジスタＬＡ
Ｒであり、論理アドレスの上位３ビットから成る論理ブ
ロックＬＢと残り１３ビットのデスプレースメントから
成る。
又、５は論理アドレスを物理アドレスに変換するアドレ
ス変換テーブルであり、各セグメントをどの様ｉ物理ブ
ロックで構成するかをシステム毎に決め、つまり各セグ
メントで共通に利用する物理ブロック等を決め、このセ
グメント表を記憶してあるので、このアドレス変換テー
ブルＣＴ５と前記セグメントレジスタＳＧＲ３によりア
ドレス変換を行う。
ス変換テーブルであり、各セグメントをどの様ｉ物理ブ
ロックで構成するかをシステム毎に決め、つまり各セグ
メントで共通に利用する物理ブロック等を決め、このセ
グメント表を記憶してあるので、このアドレス変換テー
ブルＣＴ５と前記セグメントレジスタＳＧＲ３によりア
ドレス変換を行う。
一方、メモリサブシステム２中、６は前記アドレス変換
テーブルＣＴ５の出力がセットされ、カラムアドレスと
なる７ビットのカラムアドレスレジスタＡＢＣ，７は前
記論理アドレスＬＡＲ４のデスプレースメント部がセッ
トされる１３ビットのローアドレスレジスタＡＲＬ，８
は前記ロー（列）とカラム（行）のいずれかを選択し、
各メモリチップのアドレスラインへアドレス情報を出力
するセレクタ、９は制御回路であり、前記メモリサブシ
ステム２のローアドレスの受けとりと、前記アドレス変
換テーブルＣＴ５によるアドレス変換とをオーバラツプ
して動作させるものである。
テーブルＣＴ５の出力がセットされ、カラムアドレスと
なる７ビットのカラムアドレスレジスタＡＢＣ，７は前
記論理アドレスＬＡＲ４のデスプレースメント部がセッ
トされる１３ビットのローアドレスレジスタＡＲＬ，８
は前記ロー（列）とカラム（行）のいずれかを選択し、
各メモリチップのアドレスラインへアドレス情報を出力
するセレクタ、９は制御回路であり、前記メモリサブシ
ステム２のローアドレスの受けとりと、前記アドレス変
換テーブルＣＴ５によるアドレス変換とをオーバラツプ
して動作させるものである。
即チ、アドレス変換の影響を受けるビットはメモリチッ
プからみた際必ずカラムアドレス（２回目に受けとるア
ドレス）とし、アドレス変換回路が動作完了しｉいうち
にメモリチップへローアドレスを与えてメモリサイクル
を開始させる様に動作させるものである。
プからみた際必ずカラムアドレス（２回目に受けとるア
ドレス）とし、アドレス変換回路が動作完了しｉいうち
にメモリチップへローアドレスを与えてメモリサイクル
を開始させる様に動作させるものである。
また、この制御回路９はＡＲＲ７のビット１１〜ピット
１５を受取り、チップセレクト信号を作ったり、同時に
読み書きされる複数のバイトの中のアドレスされたバイ
トの指定等の周知の動作も行なう。
１５を受取り、チップセレクト信号を作ったり、同時に
読み書きされる複数のバイトの中のアドレスされたバイ
トの指定等の周知の動作も行なう。
以下第３図の動作タイミングチャートを使用して第２図
の実施例の動作につき詳細に説明する。
の実施例の動作につき詳細に説明する。
第３図にかいては上から順に基本クロック、セグメント
番号セグメント内アドレス、アドレス変換テーブル出力
、メモリスタート信号、メモリサブシステム内に３ける
ＲＡＳ信号、ＣＡＳ信号、ローアドレスストローフ信号
、ローアドレスレジスタ出力、カラムアドレスストロー
ブ信号、カラムアドレスレジスタ出力、メモリチップの
アドレス情報を示す。
番号セグメント内アドレス、アドレス変換テーブル出力
、メモリスタート信号、メモリサブシステム内に３ける
ＲＡＳ信号、ＣＡＳ信号、ローアドレスストローフ信号
、ローアドレスレジスタ出力、カラムアドレスストロー
ブ信号、カラムアドレスレジスタ出力、メモリチップの
アドレス情報を示す。
本発明にかいては論理アドレスが直接に物理アドレスを
指定するものでない為、論理アドレスは物理アドレスに
変換されて主記憶のアクセスがなされる。
指定するものでない為、論理アドレスは物理アドレスに
変換されて主記憶のアクセスがなされる。
この変換は８Ｋバイトのブロック単位で行なわれる。
つまり論理アドレスの下位１３ビット（８Ｋバイトのア
ドレス）は直接物理アドレスの下位１３ビットと々り、
ローアドレスとして直接割りあてられている。
ドレス）は直接物理アドレスの下位１３ビットと々り、
ローアドレスとして直接割りあてられている。
そして論理アドレスの上位３ビット（論理ブロック）が
物理アドレスの上位６ビット（物理ブロック）に変換さ
れる。
物理アドレスの上位６ビット（物理ブロック）に変換さ
れる。
これはセグメントレジスタＳＤＲ３とアドレス変換テー
ブルＣＴ５によって行なわれる。
ブルＣＴ５によって行なわれる。
即ち３ビットのセグメントレジスタＳＧＲ３は８つのセ
グメントの１つを指定する。
グメントの１つを指定する。
各セグメントは最大６４Ｋバイトの大きさでそれぞれ８
つの物理ブロックから構或されている。
つの物理ブロックから構或されている。
この物理ブロック番号を記憶しているのがアドレス変換
テーブルＣＴ５である。
テーブルＣＴ５である。
まずセグメントレジスタＳＧＲ３でセグメントが選ばれ
、論理ブロックにより物理ブロックが索引され物理アド
レスが作戒される。
、論理ブロックにより物理ブロックが索引され物理アド
レスが作戒される。
各セグメントをどの様な物理ブロックで構戒するかをシ
ステム毎に決め、つまり各セグメントで共通に利用する
物理ブロック等を決め、このセグメント構戒表をアドレ
ス変換テーブルＣＴ５に記憶しているものである。
ステム毎に決め、つまり各セグメントで共通に利用する
物理ブロック等を決め、このセグメント構戒表をアドレ
ス変換テーブルＣＴ５に記憶しているものである。
このアドレス変換テーブルＣＴ５を通ったアドレス情報
はカラムアドレスとして割りあててかり、ストローブ信
号＄ＡＲＣによりカラムアドレスレジスタにラッチし、
且つメモリアドレスとして直接割シアてられるローアド
レスをストローブ信号＄ＡＲＲによりローアドレスレジ
スタＡＲＲ７にラッチする。
はカラムアドレスとして割りあててかり、ストローブ信
号＄ＡＲＣによりカラムアドレスレジスタにラッチし、
且つメモリアドレスとして直接割シアてられるローアド
レスをストローブ信号＄ＡＲＲによりローアドレスレジ
スタＡＲＲ７にラッチする。
タイミング的にはメモリアドレスとして直接指定される
ローアドレスの受けとりとアドレス変換テーブルＣＴ５
によるアドレス変換とをオーバーラップ動作をさせてい
るものである。
ローアドレスの受けとりとアドレス変換テーブルＣＴ５
によるアドレス変換とをオーバーラップ動作をさせてい
るものである。
伺、前記実施例においてはローアドレスレジスタＡＲＲ
７，カラムアドレスレジスタＡＲＣ６をストローブする
ために２つのタイミングが必要であったが、このタイミ
ングを１つにするためには前記レジスタの代りにラッチ
を用いるとよい。
７，カラムアドレスレジスタＡＲＣ６をストローブする
ために２つのタイミングが必要であったが、このタイミ
ングを１つにするためには前記レジスタの代りにラッチ
を用いるとよい。
即ち、第２図の２つのレジスタＡＲＣ６、ＡＲＲ７を合
せて１つのラッチレジスタＡＩＲとし、そのラツチレジ
スタＡＲの制御ゲート信号な＄ＡＲとする。
せて１つのラッチレジスタＡＩＲとし、そのラツチレジ
スタＡＲの制御ゲート信号な＄ＡＲとする。
このラッチレジスタＡＲを用いた場合のタイミングチャ
ートを第４図に示す。
ートを第４図に示す。
以上説明の如く本発明によると、１６ＫダイナミックＭ
ＯＳメモリのカラムアドレスへ、メモリアドレスのうち
変換テーブルで変換される６ビットを割付け、アドレス
変換テーブルとメモリチップ間のアドレスをレジスタ又
はストローブタイミングの異ｉるレジスタ２個で作って
、ローアドレスの受けとりとアドレス変換動作とをオー
バーラップさせることによりメモリアクセス時間の短縮
をはかることができる。
ＯＳメモリのカラムアドレスへ、メモリアドレスのうち
変換テーブルで変換される６ビットを割付け、アドレス
変換テーブルとメモリチップ間のアドレスをレジスタ又
はストローブタイミングの異ｉるレジスタ２個で作って
、ローアドレスの受けとりとアドレス変換動作とをオー
バーラップさせることによりメモリアクセス時間の短縮
をはかることができる。
第１図は１６ＫダイナミックＭＯＳにかけるＲＥＡＤ／
ＷＲＩＴＥサイクルのタイミングチャート、第２図は本
発明の記憶制御方式を具体化するための実施例、第３図
は第２図にかける動作タイミングチャート、第４図は他
の実施例における動作タイミングチャートである。 １・・・・・・ＣＰＵ，２・・・・・・メモリサブシス
テム、３・・・・・・セグメントレジスタ、４・・・・
・・論理アドレスレジスタ、５・・・・・・アドレス変
換テーブル、６・・・・・・カラムアドレスレジスタ、
７・・・・・・ローアドレスレジスタ、８・・・・・・
セレクタ、９・・・・・・制御回路。
ＷＲＩＴＥサイクルのタイミングチャート、第２図は本
発明の記憶制御方式を具体化するための実施例、第３図
は第２図にかける動作タイミングチャート、第４図は他
の実施例における動作タイミングチャートである。 １・・・・・・ＣＰＵ，２・・・・・・メモリサブシス
テム、３・・・・・・セグメントレジスタ、４・・・・
・・論理アドレスレジスタ、５・・・・・・アドレス変
換テーブル、６・・・・・・カラムアドレスレジスタ、
７・・・・・・ローアドレスレジスタ、８・・・・・・
セレクタ、９・・・・・・制御回路。
Claims (1)
- 【特許請求の範囲】 １ アドレス情報を第１アドレス転送期間及びそれに続
く第２アドレス転送期間の２つのタイミングで受取る記
憶素子により構成された記憶装置と、プログラムで用い
る論理アドレスを前記記憶装置をアクセスする物理アド
レスに変換ためのアドレス変換回路とを含む情報処理シ
ステムにかいて、前記記憶素子へ前記アドレス情報を与
える回路は前記アドレス変換回路よ９得られるアドレス
情報を前記第２アドレス期間に於でのみ転送する様に構
成され、前記記憶装置は前記アドレス変換回路の出力信
号が確定するよりも前に作動を開始することを特徴とす
る記憶制御方式。 ２ 物理アドレスの一部分のアドレス情報を保持する第
１のアドレスレジスタと、前記物理アドレスの残りの部
分のアドレス情報を保持するアドレスレジスタとを有し
、前記アドレス情報を与える回路のデータ入力は前記第
１、第２のアドレスレジスタ出力に接続され、前記第１
のアドレスレジスタは前記第２のアドレスレジスタよシ
も先にストローブされ、前記アドレス変換回路の出力は
前記第２のアドレスレジスタへ供給されていることを特
徴とする特許請求の範囲第１項記載の記憶制御方式。 ３ アドレス情報を第１アドレス転送期間及びそれに続
く第２アドレス転送期間の２つのタイミングで受取る記
憶素子により構威された記憶装置と、プログラムで用い
る論理アドレスを前記記憶装置をアクセスする物理アド
レスに変換するためのアドレス変換回路とを含む情報処
理システムにかいて、前記アドレス変換回路を通ったア
ドレス情報は前記第２アドレス転送期間に受取られるべ
きアドレスとして割り当て、前記アドレス変換回路の出
力と、前記論理アドレス情報のうち物理アドレスとして
直接使われるアドレス情報とをラッチする手段を具備し
、前記ラッチによるアドレスの受付けと、前記アドレス
変換回路によるアドレス変換動作とを重複させることを
特徴とする記憶制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53049310A JPS5847742B2 (ja) | 1978-04-27 | 1978-04-27 | 記憶制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53049310A JPS5847742B2 (ja) | 1978-04-27 | 1978-04-27 | 記憶制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54142018A JPS54142018A (en) | 1979-11-05 |
| JPS5847742B2 true JPS5847742B2 (ja) | 1983-10-24 |
Family
ID=12827368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53049310A Expired JPS5847742B2 (ja) | 1978-04-27 | 1978-04-27 | 記憶制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5847742B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4550368A (en) * | 1982-07-02 | 1985-10-29 | Sun Microsystems, Inc. | High-speed memory and memory management system |
| JPS61166646A (ja) * | 1985-01-19 | 1986-07-28 | Panafacom Ltd | メモリアクセス制御方式 |
-
1978
- 1978-04-27 JP JP53049310A patent/JPS5847742B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54142018A (en) | 1979-11-05 |
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