JPS5847863B2 - 電界効果トランジスタ - Google Patents

Description

【発明の詳細な説明】 本発明は電界効果トランジスタに関する。

電界効果トランジスタとして従来接合型のものと絶縁ゲ
ート型のものとが存するが、倒れもスイッチング素子と
しての機能を有しても記憶素子としての機能を有しない
を普通としていた。

但し特殊な絶縁ゲート型電界効果トランジスタとしてス
イッチング素子としての機能と記憶素子としての機能と
を有するものが存するも、その特殊な絶縁ゲート型電界
効果トランジスタの場合、スイッチング素子としての機
能と記憶素子としての機能との双方を併用し得るもので
ないを普通としていた。

この為従来の電界効果トランジスタの場合、それを用い
て記憶素子としての機能とスイッチング素子としての機
能との双方を併用する必要のある記憶回路を構成とする
とき、その電界効果トランジスタを少くとも２個要し、
依って斯く電界効果トランジスタを用いて記憶回路を構
成するとき、その記憶回路を小型化するに一定の限度を
有していたと共に記憶回路への情報の書込み又それより
の読出しの速度を高速化すること及び記憶回路への情報
の書込み乃至書換えに必要な電圧を低電圧化することに
一定の限度を有していた等の欠点を有していた。

依って本発明は上述せる欠点のない、従って記憶回路を
構成するに適用して好適な新規な電界効果トランジスタ
を提案せんとするもので、以下図面を伴なって詳述する
所より明らかとなるであろつ０ 第１図〜第３図は本発明による電界効果トランジスタの
実施例を示し、例えばＰ型の例えはシリコンでなる半導
体基板本体１とその主面上に例えはエビタキシャル威長
法によって形或されたＰ型の例えばシリコンでなる半導
体層２とよりなる基板３を有し、その半導体基板３内に
その半導体層２側の主面４側より、半導体層２による島
状の半導体層５と同様に半導体層２による島状の半導体
領域（但しこの半導体領域は、それが半導体層２による
ものであるので、Ｐ型でなければならないが、その半導
体領域が、実施例としてではあるが後述する如くにその
半導体領域内にその全域に亘ってＮ十型の半導体領域１
３が形威されてなる態様を有するので、へ 型の半導体
領域１３として示されている）とを形威すべく例えばシ
リコン酸化物でなる絶縁層６が半導体基板本体１に達す
る深さで形或され、而して半導体層５内に主面４側より
Ｐ＋型の半導体領域７及び８が、それ等間に半導体層５
による半導体領域９をチャンネル領域として形成すべく
、夫々ソース領域及びドレイン領域として、Ｐ型不純物
の拡散処理、Ｐ型不純物イオンの打込処理等のそれ自体
は公知の種々の方法によって形成されている。

この場合半導体領域７及び８の側面は、それ等間の半導
体領域９を介して相対向する面側以外の面側か絶縁層６
に連接し、又半導体領域９の側面は、その半導体領域Ｉ
及び８と連接せる相対向する面側以外の面側か絶縁層６
に連接している。

又チャンネル領域としての半導体領域９の主面４側の面
上に電荷蓄積性絶縁層１０を介して導電性層１１が第１
のゲート電極として配されている。

この場合電荷蓄積性絶縁層１０は、半導体領域９及び導
電性層１１間に、導電性層１１側を正とする電圧が印加
された場合、半導体領域９との界面側を正、導電性層１
１との界面側を負とする分極が、又導電性層１１側を負
とする電圧が印加された場合、半導体領域９との界面側
を負、導電性層１１との界面側を正とする分極が得られ
る態様を以って、電荷を半導体領域９との界面側及び導
電性層１１との界面側に蓄積する性質を有すべく、チタ
ン酸バリウム、チタン酸ジリコン酸鉛、ペロプス力イト
型又はロッシエル塩形若しくはリン酸カリ形等の強誘電
体を含んで形威され、半導体領域７及び８上にも僅かに
延長し且絶縁層６上にも半導体領域９と連接せる位置に
於で僅かに延長している。

又導電性層１１は、多結晶シリコン、金属層等の導電性
材で形威され、電荷蓄積性絶縁層１０上より絶縁層６上
に外方に延長している。

更に半導体基板３内に、その半導体基板本体１の半導体
領域５下の領域に於ける半導体領域５側に形或されてな
る態様を有する、導電性層１１と対向して半導体領域５
に連接せるＮ 型の半導体領域１２と、上述せる半導体
基板３の半導体層２による島状の半導体領域内にその全
域に亘って形威されてなる態様を有するＮ 型の半導体
領域１３と、半導体基板本体１の半導体領域１２及ひ１
３間の領域に於ける絶縁層６下側に側に形成されてなる
態様を有する半導体領域１２及び１３間にそれ等と連接
して延長せるＮ 型の半導体領域１４とよりなる半導体
領域１５が第２のゲーで極として形成されている。

尚更に半導体基板３の主面４上に、電荷蓄積性絶縁層１
０及び導電性層１１を覆って延長し且半導体領域７、半
導体領域８、及び半導体領域１５の領域１３を外部に臨
ませる窓１７．１Ｂ、及び１９を穿設せる例えばシリコ
ン酸化物でなる絶縁層１６が形或され、而して半導体領
域７，８及び１３に、絶縁層１６上に延長せる例えば金
属でなる導電性層２０，２１，及び２２が、夫々窓１７
，１８及び１９内を通ってソース電極乃至配線層、ドレ
イン電極乃至配線層、及び第２ゲート電極乃至配線層と
して連結されている。

以上が本発明による電界効果トランジスタの一例構成で
あるが、斯る構成によれば、ソース電極乃至配線層とし
ての導電性層２０及びゲート電極としての導電性層１１
間に一般に■。

で表わされる電圧を印加することにより、その電圧ｖＧ
が導電性層２０側を基準として正であるか負であるかに
応じて電荷蓄積性絶縁層１０の半導体領域９との界面側
を正又は負、導電性層１１との界面側を負又は正とする
分極を形威せる態様を以って電荷蓄積性絶縁層１０に電
荷が蓄積されるものである。

この関係は、横軸に電圧ｖＧ、縦軸に分極をとって示さ
れている第４図に示す如く、電圧ｖＧが正の値ｖ４より
大なる値である場合に於で絶縁層１０Ｋ半導体領域９と
の界面側を正（→とせる飽和状態の分極が得られている
も、斯る状態より電圧■Ｇの値を■４より小として負の
値■２より小なる値とすれば、絶縁層１０に半導体領域
９との界面側を正（ト）とせる分極が飽和状態より小と
なり、そして負の値■１より小なる値とすれば絶縁層１
０に半導体領域９との界面側を負（一）とせる飽和状態
の分極が得られ、又斯る状態より電圧■Ｇの値を■１よ
り犬として正の値■３より犬なる値とすれば、絶縁層１
０に半導体領域９との界面側を負（−）とせる分極が飽
和状態より小となり、そして正の値■４より犬なる値と
すれば、絶縁層１０に半導体領域９との界面側を正（＋
）とせる上述せる飽和状態の分極が得られるというもの
である。

又絶縁層１０に半導体領域９との界面側を正（＋）とせ
る上述せる飽和状態が得られている場合、半導体領域９
内に絶縁層１０との界面側より拡がる空乏層が得られて
いるも、絶縁層１０に半導体領域９との界面側を負（−
）とせる上述せる飽和状態の分極が得られている場合、
半導体領域９内には実質的に上述せる空乏層は得られて
いないものである。

又ソース電極としての導電性層２０及びゲート電極乃至
配線層としての導電性層２２間に一般にＶ′Ｇで表わさ
れる導電性層２０を基準として正である電圧を印加する
ことにより、チャンネル領域としての半導体領域５内に
それとゲート電極としての半導体領域１５とのなすＰＮ
接合２３より拡がる空乏層が得られるものである。

従って導電性層２０及び１１間に、導電性層１１側を正
とせる上述せる電圧■Ｇの値■４以上の値を有する電圧
を２値表示で「０」の情報として与えれば、絶縁層１０
に半導体領域９との界面側を正とせる飽和状態の分極が
２値表示で「０」の情報を記憶せるものとして得られ、
又これより導電性層２０及び１１間に導電性層１１側を
負とせる上述せる電圧■Ｇの値■１以下の値を有する電
圧を２値表示で「１」の情報として与えれば、絶縁層１
０に半導体領域９との界面側を負とせる飽和状態の分極
が２値表示で「１」の情報を記憶せるものとして得られ
るものである。

又上述せる２値表示でｒＯＪの情報が記憶されている状
態で、導電性層２０及び２２間に、上述せる半導体領域
９内にＰＮ接合２３より拡がる空乏層が、上述せる半導
体領域９内に絶縁層１０との界面側より拡がっている空
乏層に達するに十分な値を有する導電性層２２側を負と
せる電圧又は正とせる低い電圧を与えれば、半導体領域
７及び８間の非導通状態が得られ、従ってこのことをＩ
ＯＪの情報の記憶を読出したこととし得るものである。

更に上述せる２値表示で「１」の情報が記憶されている
状態で、導電性層２０及び２２間にに上述せる電圧を与
えれば、半導体領域７及び８間の領域９の表面側を通る
導通状態が得られ、従ってこのことを「１」の情報の記
憶を読出したこととし得るものである。

尚更に導電性層２０及び２２間に上述せる電圧の値より
犬にして、上述せる領域９内にＰＮ接合２３より拡がる
空乏層が領域９の表面に達するに十分な値を有する正の
電圧を与えれば、半導体領域７及び８間の非導通状態が
得られ、従ってこのことにより上述せる２値表示でｒＯ
Ｊ及び「１−１の情報の記憶の倒れをも読出さない所謂
非アクセス状態とし得るものである。

又上述せる２値表示でｒＯＪ及び「１」の情報の記憶の
何れをも、導電性層２０及び１１間に上述せる電圧■Ｇ
の値ｖ２及び■３間の値を有する電圧を与えて置けば、
又は導電性層２０及び１１間に例等電圧を与えなくても
上述せる情報の記憶状態が保持されるものである。

依って第１図〜第３図にて上述せる本発明による電界効
果トランジスタの場合、記憶素子としての機能とスイッ
チング素子としての機能とを有し、而してそれ等の機能
を併用し得るという犬なる特徴を有するものである。

この為第１図〜第３図にて上述せる本発明による電界効
果トランジスタの場合、その１つを用いて記憶素子とし
ての機能とスイッチング素子としての機能との双方を併
用し得る必要のある記憶回路を構威し得、而して斯る記
憶回路を構威するとき、その記憶回路を小型化すること
が出来ると共にその記憶回路への情報の書込み又それよ
りの読出しの速度を高速化すること及び記憶回路への書
込み乃至書換えに必要な電圧を低電圧化することが出来
、依って記憶回路を構戊するに適用して極めて好適であ
るという犬なる特徴を有するものである。

向上述に於では電荷蓄積性絶縁層１０が、前述せる電荷
を蓄積する性質を有すべく、強誘電体を含んで形或され
ていると述べたが、その態様は強誘電体のみを以って形
威されている態様、前述せる電荷を蓄積する性質を有し
ない例えばシリコン酸化物等の通常の絶縁材中に強誘電
体を分散せしめてなる態様、前述せる絶縁材による２つ
の層間に強誘電体による層を介挿せしめてなる態様を採
り得るものである。

又上述に於では本発明の一例を示したに留まり、例えば
半導体基板３のＰ型の半導体基板本体１を絶縁性半導体
基板本体とすることも出来、又半導体基板３がＰ型の半
導体本体のみよりなり、それを半導体層５とせる構威と
することも出来るものである。

又上述に於で電荷蓄積性絶縁層１０が強誘電体を含んで
形或されている場合を述べたが、その絶縁層１０を前述
せる電荷蓄積する性質を有すべく、シリコン又はシリコ
ン窒化物若しくはアルミニウム酸化物を含んで形成する
ことも出来るものである。

更に上述に於ではゲート電極としての半導体領域１５の
領域１２及び電荷蓄積性絶縁層１０が正に対向関係を有
する場合につき述べたが、その対向関係が僅かにずれた
関係とすることも出来、又半導体領域５に半導体領域１
５に代え金属層を連結せしめてＰＮ接合２３に代えショ
ットキ接合を形威せる構威とすることも出来、尚更に上
述せる「Ｐ」、「Ｐ 」、及び「Ｎ＋」を夫＋ 夫ｒＮＪ、ｒＮ＋Ｊ、及び「Ｐ＋」と読替えた構成とす
ることも出来、その他本発明の精神を脱することなしに
種々の変型変更をなし得るであろつ０

【図面の簡単な説明】 第１図は本発明による電界効果トランジスタの一例を示
す平面図、第２図及び第３図はその■−■線及び■一■
線上の断面図、第４図は本発明の説明に供する電圧■Ｇ
と分極との関係を示す図である。 図中、３は半導体基板、４は主面、５は半導体層、７，
８，９及び１５は半導体領域、１０は電荷蓄積性絶縁層
、１１，２０．２１及び２２は導電性層を夫々示す。

Claims (1)

1. 【特許請求の範囲】 １ 第１の導電型を有する半導体層内に、その主面側よ
   り、第１の導電型を有し且上記半導体層に比し高い不純
   物濃度を有する第１及び第２の半導体領域がそれ等間に
   上記半導体層による第３の半導体領域をチャンネル領域
   として形威すべく夫々ソース領域及びドレイン領域とし
   て形成され、上記第３の半導体領域の上記主面側の面上
   に電荷蓄積性絶縁層を介して第１の導電性層が第１のゲ
   ート電極として配され、上記半導体層に、第１の導電型
   とは逆の第２の導電型を有する第４の半導体領域が上記
   半導体層との間でＰＮ接合を形成すべく又は第２の導電
   性層が上記半導体層との間でショットキ接合を形威すべ
   く、第２のゲート電極として連結されてなる事を特徴と
   する電界効果トランジスタ。 ２ 特許請求の範囲第１項所載の電界効果トランジスタ
   に於で、上記電荷蓄積性絶縁層が強誘電体を含んで形成
   されてなる事を特徴とする電界効果トランジスタ。 ３ 特許請求の範囲第１項記載の電界効果トランジスタ
   に於で、上記電荷蓄積性絶縁層がシリコン又はシリコン
   窒化物若しくはアルミニウム酸化物を含んで形威されて
   なる事を特徴とする電界効果トランジスタ。