JPS6252972A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体記憶装置、特に躍気的に書込／消去が
可能な不揮発性半導体記憶装置の構造の改良に関する。

［従来の技術］ 第４図は従来の不揮発性半導体記憶装置の平面配置を示
す図である。第４図において、半導体記憶装置のメモリ
セルは、それぞれが不純物拡散層で形成されるメモリト
ランジスタのソース６およびドレイン７と、メモリトラ
ンジスタの有する情報を読出すためのピットライン５と
を含む。また、ドレイン７（活性領域）を挾むようにし
てＵの字状の電荷を蓄積するための７０−ティングゲー
ト２が形成され、さらにフローティングゲート２上に絶
縁膜を介して重なるように７０−ティングゲート２の電
荷の蓄積・放出を制御するためのコントロールゲート１
が形成される。フローティングゲート２とドレイン７と
の間には電荷の通路となるトンネル領域４が設けられる
。このトンネル領域４は厚さ１００Ａ程度の薄いｉ８緑
膜と、フローティングゲート２とドレイン７とで構成さ
れる領域である。また、このメモリトランジスタを選択
するためのワードライン３がビットライン５およびドレ
イン７と絶ｔｉｎを介して交差するようにして設けられ
る。

第５図は第４図に示される不揮発性半導体記憶装置のメ
モリセルの断面構造を模式的に示した図である。第５図
から見られるように、メモリセルは、メモリトランジス
タ部とセレクトトランジスタ部をそれぞれ形成する２つ
の＼１０Ｓ型トランジスタから、構成される。

メモリトランジスタは、半導体基板５０の活性領域に形
成されるソース６およびドレイン７と、半導体基板５０
上のフローティングゲート２およびコントロールゲート
１とから構成される。

セレクトトランジスタは、半導体基板５０の活性領域に
形成されるソース（メモリトランジスタのドレインと共
用）７およびビットライン５と、半導体基板５０上のワ
ードライン３とから構成される。

ソース６、コントロールゲート１およびビットライン５
はそれぞれソース電極８．コントロールゲー］−電を引
９およびピットライン電極１１に接続される。

また、フローティングゲート２と半導体基板５０との間
およびフローティングゲート２とコントロールゲート１
との間にはＨ！ｉ緑膜が設けられているので、それぞれ
コントロールゲート−フローティングゲート間容量１２
、フローティングゲート−半導体基板間容ｆｆ１１３お
よびフローティングゲート−メモリトランジスタのドレ
イン間容１１４かうなる容量回路が形成される。フロー
ティングゲート２は絶縁体に取囲まれて形成されており
、電気的にフローティングな状態にされている。次に動
作について説明する。

まずこのメモリセルへの書込１１１ｆ￥について説明す
る。このときソース電極８は電気的にフローティング、
コントロールゲート電極９は接地電位、ワードライン電
極１０は高電圧、ピットライン電極１１は高電圧にそれ
ぞれされる。この状態においては、ビットライン５およ
びワードライン３はともに高電圧になるため、メモリト
ランジスタのドレイン７の電位は高電圧になる。この結
果コントロールゲート１とドレイン７との間は電位差が
犬になり、コントロールゲートとドレイン７、半導体基
板５０の間に形成される寄生容ｌかうなる回路の容量分
割によりトンネル領域４にも高電界が印加され、フロー
ティングゲート２からドレイン７へ向ってトンネル電流
が流れる。この結果フローティングゲート２から電子が
引抜かれ、メモリトランジスタのしきい値電圧は低い方
にシフトしてディブレジョンモードのトランジスタとな
る。

したがって、メモリトランジスタの有する情報の読出時
に、コントロールゲート１を接地電位にすると、メモリ
トランジスタはオン状態となる。

次に消去動作について説明する。このとき、ソース電極
８は接地電位、コントロールゲート電極９は高電圧、ワ
ードライン電極１０は高電圧、ピットライン電極１１は
接地電位にそれぞれされる。

この状態においては、ビットライン５は接地電位、ワー
ドライン３は高電圧であるから、ドレイン７は接地電位
となる。この結果、ドレイン７とコントロールゲート１
の間は電位差が大になり、その容量分Ｍ（コントロール
ゲート１とドレイン７゜半導体基板５０の間の寄生容量
により形成される容量回路の容量分割）によりトンネル
領域４にも高電界が印加されて、ドレイン７からフロー
ティングゲート２へ向ってトンネル電流が流れる。この
結果、フローティングゲート２に電子が蓄積され、メモ
リトランジスタのしきい値電圧は高い方にシフトしてエ
ンハンスメント型のトランジスタとなる。したがってデ
ータ読出時に、コントロールゲート１を接地電位にする
とメモリトランジスタはオフ状態となる。

このメモリトランジスタのオンおよびオフ状態に応じて
情報１１１　Ｎ、“０″を記憶する。

次にトンネル領域４域４の酸化１１１１（トンネル酸化
膜）に印加される電界について述べる。

第６Ａ図および第６Ｂ図はコントロールゲート１−フロ
ーティングゲート間容量１２．フローティングゲート−
半導体基板間容量１３Ｆ３よびフロ−ティングゲート−
ドレイン間容量１４が形成する容量回路を示す図である
。第６Ａ図は書込時のコントロールゲート、ソースおよ
びドレインの電位を示し、第６Ｂ図は消去動作時の状態
を示す図である。以下、第６Ａ図および第６Ｂ図を参照
して書込時および消去時にトンネル領域４の酸化膜（ト
ンネル酸化膜）に印加される電界について説明する。今
コントロールゲートーフローティングゲート間容量１２
の容量を０１、フローティングゲート−半導体基板間容
量１３の容量をＣ２，７０一テイングゲートードレイン
間容量１４の容量を０３とし、トンネル酸化膜の膜厚を
Ｔｏ　ｘ　ｓ印加高電圧をＶＦＦとする。この状態にお
いては、書込時にトンネル領域４に印加される電界Ｅｖ
は、と表わされる。また、消去時にトンネル領域４に印
加される電界Ｅｅは、 と表わされる。どちらの場合においてもＣＩ（コントロ
ールゲート−フローティングゲート間容量）が大きいほ
どトンネル領域４に印加される電界は大きくなりトンネ
ル電流は増大し、メモリトランジスタのしきい値電圧の
変化ｌが大きくなる。しきい値電圧の変化量が大きいと
いうことは続出マージンが増加し、データ保持時間が延
びるという利点がある。

［発明が解決しようとする問題点］ 従来のこの種のメモリセルにおいては、続出マージンお
よびデータ保持時間の増大化を図ることを目的として、
コントロールゲート−フローティングゲート履容ｌを大
きくするためにその面積を大きくする必要があった。こ
のことは高集積化に対し大きなネックとなる問題点があ
った。

それゆえ、この発明の目的は、上述のような問題点を除
去し、コントロールゲート−フローティングゲート問容
量を減少させることなくメモリセルの占有面積を小さく
した半導体記憶装置を提供することである。

［問題点を解決するための手段］ この発明による半導体記憶装置においては、半導体基板
の不活性領域に溝を形成し、この溝の内部にまでフロー
ティングゲートおよびコントロールゲートが共にその一
部が延びるように形成される。

［作用］ 形成した溝の内部においても、コントロールゲートと７
０−ティングゲートとが絶縁膜を介して対向することに
なるので、コントロールゲート−フローティングゲート
間容量を増大させることができ、メモリセルの占有面積
を減少させても、その溝の側面積はあまり影響を受ける
ことがないのでフローティングゲート−コントロールゲ
ート間容量を減することなく占有面積の小さなメモリセ
ルを実現することができる。

［発明の実施例］ 以下、この発明の一実施例について説明する。

第１図ないし第３図はこの発明の一実施例である半導体
記憶装置の構成を示す図であり、第１図は平面配置を示
し、第２図は第１図のＡ−Ａ纏に沿った断面構造を概略
的に示す図であり、第３図は第１図のＢ−８纏に沿った
断面構造を概略的に示す図である。

第１図において、まず半導体基板上に活性領域が形成さ
れる。この活性領域の所定の領域に不純物拡散層からな
るメモリトランジスタのソース６およびドレイン７とビ
ットライン５が形成される。

この発明の特徴として、活性ａｍの両側の半導体基板の
不活性領域には溝１５．１６が形成される。

フローティングゲート２．コントロールゲート１はこの
溝１５．１６の内部にまで延びるように形成される。ま
た、従来と同様フローティングゲート２とドレイン７と
の間の所定の領域には他の絶縁膜（ゲート絶縁ＩＩ）よ
り膜厚の薄い絶縁膜領域が形成され（トンネル領域）、
トンネル電流の流れるトンネル酸化膜４が形成されてい
る。また、従来と同様活性領域と絶縁膜を介して交差す
るようにワードライン３が設けられる。

以上の構成により、フローティングゲート２゜コントロ
ールゲート１．トンネル領域４．ソース６およびドレイ
ン７からなるメモリトランジスタが構成される。また、
ワードライン３．ソース（メモリトランジスタのドレイ
ン）７およびビットライン５によりメモリトランジスタ
を選択するためのセレクトトランジスタが形成される。

メモリトランジスタのドレインとセレクトトランジスタ
のソースとは共用されており、これによりメモリトラン
ジスタとセレクトトランジスタが直列に接続される。

また、コントロールゲート１は、第２図に見られるよう
にコントロールゲート電極９に接続される。また第２図
から見られるように、活性領域（ドレイン７）を挾むよ
うに溝１５．１６が形成されており、その内部にまで絶
縁膜を介してコントロールゲート１およびフローティン
グゲート２が形成されている。これによりコントロール
ゲートと７０−ティングゲートとの対向面積が増大し、
コントロールゲート−フローティングゲート間容量が増
大している。また、第３図から見られるように、ワード
ライン３にはワードライン電極１０、ビットライン５に
はビットライン電極１１、ソース６にはソース電極８が
接続されているが、これは第５図に示される従来の半導
体記憶装置と同様の構造を有している。

この発明による半導体記憶装置の等化回路および容量結
合回路は従来と同様の構成である。しかし、フローティ
ングゲート２．コントロールゲート１を共に不活性領域
に形成された溝１５．１６内にも延びるように形成して
いるので、コントロールゲート−フローティングゲート
問容恐Ｃ１が従来よりも増大している。したがって、メ
モリセルの占有面積を小さくしても溝の部分はその影響
をあまり受けることがなく、大きな容量のフローティン
グゲート−コントロールゲート間容量を実現することが
できる。

したがって、式＜１）Ｉ′３よび（２）より、書込時お
よび消去時におけるトンネル領域４に印加される電界Ｅ
ｖ、Ｅ６は共に大きくなり、トンネル電流は増大してメ
モリトランジスタのしきい値電圧の変化量が大きくなる
。

なお、書込および消去動作時の各電極の電位については
従来例と同様であるが、メモリトランジスタのしきい値
電圧の変化量を従来と同程度にするならば、印加高電圧
ＶＰＦの値を小さくすることができる。印加高電圧Ｖｐ
ｒを低くすることは、高電圧発生回路等の高集積化を容
易にする。

［発明の効果〕 以上のように、この発明によれば、半導体基板の不活性
領域内に溝を形成し、その溝内にもフローティングゲー
トおよび５ントロールゲートが延びるように形成されて
いるので、コントロールゲート−フローティングゲート
間容量を大きくすることができ、メモリセルの占有面積
を小さくすることができるとともに高電圧ＶＰＦの値を
減少することもできるので、高集積化の半導体記憶装置
を得ることが可能となる。

【図面の簡単な説明】

第１図はこの発明の一実施例である半導体記憶装置の平
面図である。第２図は第１図のＡ−Ａｌｌ！に沿った断
面構造を示す概略図であり、第３図は第１図のＢ−Ｂ１
１に沿った断面構造を概略的に示す図である。第４図は
従来の半導体記９．装置の平面的配置を示す図である。 第５図は従来の半導体記憶装置の断面構造を模式的に示
す概念図である。 第６Ａ図および第６Ｂ図は半導体記憶装置の奇生容量に
より構成される容量回路を等測的に示す図であり、第６
Ａ図は書込時の状態を示し、第６８図は消去時の状態を
示す図である。 図において、１はコントロールゲート、２はフローティ
ングゲート、６はメモリトランジスタのソース、７はメ
モリトランジスタのドレイン、１５．１６は溝である。 なお、図中、同符号は同一または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 半導体基板の活性領域に形成されたＭＯＳ型トランジス
   タを少なくとも１個含む半導体記憶装置であつて、前記
   ＭＯＳ型トランジスタは前記半導体基板上に第１の絶縁
   膜を介して形成されて電荷を蓄積する第１のゲートと、
   前記第１のゲート上に第２の絶縁膜を介して形成されて
   前記第１のゲートの電荷の蓄積を制御する第２のゲート
   とを有しており、 前記半導体基板の不活性領域に形成された溝を備え、 前記第１のゲートおよび前記第２のゲートの少なくとも
   一部は共に前記溝内にまで延びるように形成されている
   ことを特徴とする、半導体記憶装置。