JPS5848920A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5848920A JPS5848920A JP56146148A JP14614881A JPS5848920A JP S5848920 A JPS5848920 A JP S5848920A JP 56146148 A JP56146148 A JP 56146148A JP 14614881 A JP14614881 A JP 14614881A JP S5848920 A JPS5848920 A JP S5848920A
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- JP
- Japan
- Prior art keywords
- groove
- etching
- laser beam
- mask
- mask material
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
Landscapes
- Weting (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体基体に溝を形成する工程を具備する半導
体装置の製造方法に関する。
体装置の製造方法に関する。
半導体装置特に高耐圧半導体装置ではｐｎ接合を形成し
た半導体基体の主表面に溝を形成して。
た半導体基体の主表面に溝を形成して。
溝内にｐｎ接合を露出した後、溝の表面に絶縁膜を被着
する方法が広く行われている。この構造はプレーナ構造
よシも高耐圧が容易′に得られるという゛特徴を有する
が、溝を形成する余分な工程が必要になる。通常、溝を
形成するには第１図に示す方法が広く行われている。（
ａ）半導体基体１の両生表面に酸化膜２を形成する。こ
の工程は通常拡散と同時に行われる。（ｂ）酸化膜２の
表面にホトレジスト３を塗布し、プリベークする。（Ｃ
−）露光、現像を行ない、溝を形成すべき１固所４のホ
トレジストを除去する。次いで、ポストベーキングを行
う。
する方法が広く行われている。この構造はプレーナ構造
よシも高耐圧が容易′に得られるという゛特徴を有する
が、溝を形成する余分な工程が必要になる。通常、溝を
形成するには第１図に示す方法が広く行われている。（
ａ）半導体基体１の両生表面に酸化膜２を形成する。こ
の工程は通常拡散と同時に行われる。（ｂ）酸化膜２の
表面にホトレジスト３を塗布し、プリベークする。（Ｃ
−）露光、現像を行ない、溝を形成すべき１固所４のホ
トレジストを除去する。次いで、ポストベーキングを行
う。
（ｄ）弗化水素酸を主成分とする液に浸漬し、ホトレジ
スト３をマスクとして選択的に酸化膜２を除去′する。
スト３をマスクとして選択的に酸化膜２を除去′する。
（ｅ）弗化水素酸、硝酸、鉛酸からなる混酸に浸漬し、
ホトレジスト３及び酸化膜２をマスクとして半導体基体
１をエツチングしてｐｎ接合よシ深い溝５を形成する。
ホトレジスト３及び酸化膜２をマスクとして半導体基体
１をエツチングしてｐｎ接合よシ深い溝５を形成する。
以上の如く、従来の溝形成法は工程が多く、半導体素子
のコストが高いという問題がある。
のコストが高いという問題がある。
本発明の目的は溝形成工程を簡略化した半導体装置の製
法を提供することにある。
法を提供することにある。
本発明は半導体基体表面にエツチング・マスクとなる材
料を形成した後、溝を形成すべきｌｌ１ｉｌ所にレーザ
ー光を照射し、その個所のエツチング・マスク材料を除
去する。深い溝を形成する場合にはエツチング・マスク
材料の下の半導体基体の一部も除去した方が好ましい。
料を形成した後、溝を形成すべきｌｌ１ｉｌ所にレーザ
ー光を照射し、その個所のエツチング・マスク材料を除
去する。深い溝を形成する場合にはエツチング・マスク
材料の下の半導体基体の一部も除去した方が好ましい。
次いで、Ａつだエツチング・マスク材料をマスクとして
エツチングし、溝を形成する。この場合、レーザー光照
射によシ生、じた変質層が残っていると半導体装置のも
れ電流が多く、かつ、耐圧も低くなる。第２図はレーザ
ー光照射後の二ソ′チング時間と半導体装置の電流−電
圧・特性を示す。曲ＪＡはエツチング時間Ｏ秒、Ｂは５
秒、Ｃは３０秒、Ｄは６０秒のデータである。エツチン
グ時間が短いともれ電流が多くいわゆるソフトな波形で
あるが、エツチング時間の増加と共にもれ電流が減少し
、６０秒以上で良好特性となる。このものではレーザー
光照射による変質層は完全に除去されている。また、レ
ーザーはパルスであるため、レーザー照射パターンの端
が第３図（ａ）の如く凹凸となるが、溝にこのような凹
凸、特に図中に丸で囲んだような鋭角の凸部があるとそ
の部分に電界が集中し耐圧が低下する。
エツチングし、溝を形成する。この場合、レーザー光照
射によシ生、じた変質層が残っていると半導体装置のも
れ電流が多く、かつ、耐圧も低くなる。第２図はレーザ
ー光照射後の二ソ′チング時間と半導体装置の電流−電
圧・特性を示す。曲ＪＡはエツチング時間Ｏ秒、Ｂは５
秒、Ｃは３０秒、Ｄは６０秒のデータである。エツチン
グ時間が短いともれ電流が多くいわゆるソフトな波形で
あるが、エツチング時間の増加と共にもれ電流が減少し
、６０秒以上で良好特性となる。このものではレーザー
光照射による変質層は完全に除去されている。また、レ
ーザーはパルスであるため、レーザー照射パターンの端
が第３図（ａ）の如く凹凸となるが、溝にこのような凹
凸、特に図中に丸で囲んだような鋭角の凸部があるとそ
の部分に電界が集中し耐圧が低下する。
また１通常凸部の曲率半径が３００μｍ以下であると耐
圧の低下することを経験的に確認している。
圧の低下することを経験的に確認している。
このものを適切な時間エツチングするとサイドエツチン
グにより凹凸がなくなり、所望の耐圧が得られる。従っ
てレーザー照射後のエツチングはレーザー照射変質層を
なくすと共に耐圧に影響を及ぼすような曲率半径の小さ
い凹凸部をなくするまで行う必要がおる。
グにより凹凸がなくなり、所望の耐圧が得られる。従っ
てレーザー照射後のエツチングはレーザー照射変質層を
なくすと共に耐圧に影響を及ぼすような曲率半径の小さ
い凹凸部をなくするまで行う必要がおる。
次に本発明をダイオードの溝形成に実施した例について
第４図に従って述べる。（ａ）は拡散の終了した半導体
基体４１を示す。半導体基体４１の両生表面は拡散工程
で形成された酸化膜４２で覆われている。（ト）溝を形
成すべき部分にレーザー光を照射し、酸化膜４２を除去
すると共に深さ３０μｍの溝４σを形成する。（Ｃ）弗
化水素酸、硝酸。
第４図に従って述べる。（ａ）は拡散の終了した半導体
基体４１を示す。半導体基体４１の両生表面は拡散工程
で形成された酸化膜４２で覆われている。（ト）溝を形
成すべき部分にレーザー光を照射し、酸化膜４２を除去
すると共に深さ３０μｍの溝４σを形成する。（Ｃ）弗
化水素酸、硝酸。
鉛酸の容量化が５：８：５の混酸で１２０秒エツチング
し、深さ８０μｍの溝４５を形成する。このエツチング
によりレーザー照射により生じた変質層及びパターン端
の凹凸を除去する。しかる後、溝表面を絶縁膜で被覆す
ると所定の阻止特性が得られる。
し、深さ８０μｍの溝４５を形成する。このエツチング
によりレーザー照射により生じた変質層及びパターン端
の凹凸を除去する。しかる後、溝表面を絶縁膜で被覆す
ると所定の阻止特性が得られる。
以上のように本発明によればわずか２工程で選択的に溝
を形成できるので溝形成の低コスト化がはかれる。
を形成できるので溝形成の低コスト化がはかれる。
上記実施例ではエツチング・マスク材料として酸化膜を
（資）用した場合について述べたが、窒化／リコン、燐
ガラス、アルミナ、酸素ドープ多結晶シリコン、酸化タ
ンタルなどいずれのものでもよい。
（資）用した場合について述べたが、窒化／リコン、燐
ガラス、アルミナ、酸素ドープ多結晶シリコン、酸化タ
ンタルなどいずれのものでもよい。
本発明によれば工程が少なく、簡単であるので安価な溝
形成ができる。
形成ができる。
第１図は従来の１４形成法を説明する工程図、第２図は
本発明を説明する半導体装置の電流−電圧特性図、第３
図は溝部の平面図、第４図は本発明による溝形成法を説
明する工程図である。 ４１・・・半導体基体、４２・・・酸化膜、４５・・・
溝。 葛１ｍ ８２ｍ ／ｌ ／Ｌ（ｒ）
本発明を説明する半導体装置の電流−電圧特性図、第３
図は溝部の平面図、第４図は本発明による溝形成法を説
明する工程図である。 ４１・・・半導体基体、４２・・・酸化膜、４５・・・
溝。 葛１ｍ ８２ｍ ／ｌ ／Ｌ（ｒ）
Claims (1)
- 【特許請求の範囲】 １、半導体基体の主表面に溝を形成する方法に於いて、
半導体基体の選択された表面に予めエツチング・マスク
材を形成する工程、溝を形成すべき個所にレーザー光を
照射し、少なくともエツチング・マスク材を除去する工
程、エツチング・マスク材をマスクとして半導体基板を
選択的にエツチングして半導体基体の選択された主表面
に溝を形成する工程を具備することを特徴とする半導体
装置の製造方法。 ２、特許請求の範囲第１項に於いて、エツチングは少な
くともレーザー光照射によシ生じた変質層を除去すると
同時に溝パターンの凹凸をなくするのに充分な時間行う
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56146148A JPS5848920A (ja) | 1981-09-18 | 1981-09-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56146148A JPS5848920A (ja) | 1981-09-18 | 1981-09-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5848920A true JPS5848920A (ja) | 1983-03-23 |
Family
ID=15401214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56146148A Pending JPS5848920A (ja) | 1981-09-18 | 1981-09-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5848920A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60118899A (ja) * | 1983-11-30 | 1985-06-26 | 松下電器産業株式会社 | 音声分析合成方法 |
| JP2008053526A (ja) * | 2006-08-25 | 2008-03-06 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| JP2008078634A (ja) * | 2006-08-25 | 2008-04-03 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| KR101439103B1 (ko) * | 2006-08-25 | 2014-09-11 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치의 제조 방법 |
-
1981
- 1981-09-18 JP JP56146148A patent/JPS5848920A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60118899A (ja) * | 1983-11-30 | 1985-06-26 | 松下電器産業株式会社 | 音声分析合成方法 |
| JP2008053526A (ja) * | 2006-08-25 | 2008-03-06 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| JP2008078634A (ja) * | 2006-08-25 | 2008-04-03 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| KR101439103B1 (ko) * | 2006-08-25 | 2014-09-11 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치의 제조 방법 |
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