JPS5848957A - 半導体出力回路 - Google Patents
半導体出力回路Info
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- JPS5848957A JPS5848957A JP57152728A JP15272882A JPS5848957A JP S5848957 A JPS5848957 A JP S5848957A JP 57152728 A JP57152728 A JP 57152728A JP 15272882 A JP15272882 A JP 15272882A JP S5848957 A JPS5848957 A JP S5848957A
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- JP
- Japan
- Prior art keywords
- transistor
- output terminal
- circuit
- output circuit
- resistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
Landscapes
- Bipolar Integrated Circuits (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
従来、第１図′に示したＣＭＯ８集積回路構造において
ｓ ｐ型ウェル２１（１８；ウェルバイアス用高濃度層
）を用いたｎＭＯ８）ランリスク（ドレイン１５、ゲー
ト１６、ソース１７）に寄生するｎｐｎバイポーラトラ
ンジスタ２８と９ＭＯｓトランジスタ（ドレイン１４、
ゲート１３、ソース１２）ζこ寄生するｐｎｐトランジ
スタ１はｐｎｐｎ型のサイリスクを構成する。このとき
、出力段を形成するｎＭＯ８ＭＯＳトランジスタ／イン
４、ゲート３４、ソース５、ウェル１９、ウェルバイア
ス用高濃度層６，３）およびバイポーラトランジスタ（
ベース２０、エミッタ８、ベース取す出し高濃度層７，
９）の出力端子３６に■サージが加えられたとき、寄生
ダイオード３７、トランジスタ３８を通してｎｐｎ）ラ
ンリスク２８のベースが■にバイアスされｓ ｐｎｐ
ｎサイリスタがオン状態となった。このオン状態はラッ
チアップ状態と云われ、大きな電流が素子に流れるため
避けねばならない。才た、６サージを３６に加えたとキ
、トランジスｔり２を通じてトランジスタ１のベースが
負電圧にバイパスされ、同様ラッチアップ状態となる。
ｓ ｐ型ウェル２１（１８；ウェルバイアス用高濃度層
）を用いたｎＭＯ８）ランリスク（ドレイン１５、ゲー
ト１６、ソース１７）に寄生するｎｐｎバイポーラトラ
ンジスタ２８と９ＭＯｓトランジスタ（ドレイン１４、
ゲート１３、ソース１２）ζこ寄生するｐｎｐトランジ
スタ１はｐｎｐｎ型のサイリスクを構成する。このとき
、出力段を形成するｎＭＯ８ＭＯＳトランジスタ／イン
４、ゲート３４、ソース５、ウェル１９、ウェルバイア
ス用高濃度層６，３）およびバイポーラトランジスタ（
ベース２０、エミッタ８、ベース取す出し高濃度層７，
９）の出力端子３６に■サージが加えられたとき、寄生
ダイオード３７、トランジスタ３８を通してｎｐｎ）ラ
ンリスク２８のベースが■にバイアスされｓ ｐｎｐ
ｎサイリスタがオン状態となった。このオン状態はラッ
チアップ状態と云われ、大きな電流が素子に流れるため
避けねばならない。才た、６サージを３６に加えたとキ
、トランジスｔり２を通じてトランジスタ１のベースが
負電圧にバイパスされ、同様ラッチアップ状態となる。
本発明は、従来、のＣＭＯ８集積回路の欠点を改善し、
外部サージに対してラッチアップを生じにくい出力回路
を提供するにある。
外部サージに対してラッチアップを生じにくい出力回路
を提供するにある。
以下、本発明の骨子を第２図により説明する。
第２図において６０のｎｐｎバイポーラトランジスタは
、ｎ型Ｓｉ基板３９中に形成したｎ＋型層４０．４５に
Ａ／を極４６から５■を印加して動作し、そのエミッタ
ｎ＋型層４３はＡｊ層４８を通して多結晶Ｓｉ層４９の
抵抗およびＡ／電極５０を介しｎＭＯｓトランジスタ６
１のドレインｎ＋型層５２に接続される。５２はまた出
力端子６２とも接続される。またｎｐｎバイポーラトラ
ンジスタのベースｐ型層４２には、低抵抗ｐ＋型層４１
．４４より取り出されたＡ／電極４７が内部回路１０１
に接続され、信号が供給される。また、ｎＭＯＳトラン
ジスタのゲート電極５４にも同様に内部回路１０１より
信号が供給せられる。
、ｎ型Ｓｉ基板３９中に形成したｎ＋型層４０．４５に
Ａ／を極４６から５■を印加して動作し、そのエミッタ
ｎ＋型層４３はＡｊ層４８を通して多結晶Ｓｉ層４９の
抵抗およびＡ／電極５０を介しｎＭＯｓトランジスタ６
１のドレインｎ＋型層５２に接続される。５２はまた出
力端子６２とも接続される。またｎｐｎバイポーラトラ
ンジスタのベースｐ型層４２には、低抵抗ｐ＋型層４１
．４４より取り出されたＡ／電極４７が内部回路１０１
に接続され、信号が供給される。また、ｎＭＯＳトラン
ジスタのゲート電極５４にも同様に内部回路１０１より
信号が供給せられる。
第２図において、５２はｎＭＯ８）ランジスタロ１を形
成するｐ型ウェル、５１．．５７はウェルバイアス用ｐ
＋型層、５５はｎＭＯ８）ランリスタのソースｎ＋型層
、５６．５８はＡ／’［極である。
成するｐ型ウェル、５１．．５７はウェルバイアス用ｐ
＋型層、５５はｎＭＯ８）ランリスタのソースｎ＋型層
、５６．５８はＡ／’［極である。
第３図は、本実施例の回路を、従来の回路（第２図にお
いて抵抗４９のない回路）と比較したものであるが、Ｒ
＝０の場合、約１００■のサージ電圧でラッチアップが
起こるのに対し、本発明の適用により３００Ｖ以上と３
倍の高いサージ電圧まで許容できるようになった。
いて抵抗４９のない回路）と比較したものであるが、Ｒ
＝０の場合、約１００■のサージ電圧でラッチアップが
起こるのに対し、本発明の適用により３００Ｖ以上と３
倍の高いサージ電圧まで許容できるようになった。
なお、本実施例において抵抗体ζこは高いサージ電圧′
が加わるため、抵抗体を拡散層など基板内部つくること
は好適でなく、５ｉ０２表面上に形成することが望まし
い。たとえば、ゲートに用いる多結晶Ｓｉ層を用いれば
所望の目的に合致した抵抗層が形成できるが、本発明は
この他、如何なる抵抗体にも適用できることは云うまで
もない。
が加わるため、抵抗体を拡散層など基板内部つくること
は好適でなく、５ｉ０２表面上に形成することが望まし
い。たとえば、ゲートに用いる多結晶Ｓｉ層を用いれば
所望の目的に合致した抵抗層が形成できるが、本発明は
この他、如何なる抵抗体にも適用できることは云うまで
もない。
抵抗の値については、出力端子の高レベル電圧を高くす
る必要上、また、出力端の負荷容量を高速に充電する必
要上から１００Ω以下が望ましい。
る必要上、また、出力端の負荷容量を高速に充電する必
要上から１００Ω以下が望ましい。
例えば、ＴＴＬレベルの出力振巾すなわち出力高レベル
ＶＯＲ＞２．４Ｖを実現するには、バイポーラの電圧降
下０．５ｖを考慮すると、抵抗による損失を２Ｖ以下と
せねばならないので１００ΩのときＩＯＨは２０ｍＡ許
容できる。
ＶＯＲ＞２．４Ｖを実現するには、バイポーラの電圧降
下０．５ｖを考慮すると、抵抗による損失を２Ｖ以下と
せねばならないので１００ΩのときＩＯＨは２０ｍＡ許
容できる。
以上、バイポーラトランジスタを出力段に用いる例につ
いて説明したが、第４図の如（、ｎＭＯｓトランジスタ
６３，６５、第５図の如く、９ＭＯｓトランジスタ６９
．２７を用いる出力段においても抵抗６４．７０を用い
る全く同様の手段で出力端子６６．７１よりのサージ電
圧に刻するラッチアップの防止ができることが判明して
いる。
いて説明したが、第４図の如（、ｎＭＯｓトランジスタ
６３，６５、第５図の如く、９ＭＯｓトランジスタ６９
．２７を用いる出力段においても抵抗６４．７０を用い
る全く同様の手段で出力端子６６．７１よりのサージ電
圧に刻するラッチアップの防止ができることが判明して
いる。
第１図は従来のＣＭＯ８集積回路の内部回路部および出
力回路部の素子構造を示す断面図であり、第２図（５）
は本発明の一実施例の素子偽造を示す断面図、諏２図（
Ｈ）は本発明の一実施例の回路図、第３図は本発明の効
果を示す特性図、第４図、第５図は本発明の他の実施例
を示す回路図である。 ４６・・・・・・・・ｎｐｎバイポーラトランジスタの
コレクタ電極、４７・・・・・・・・・ｎｐｎバイポー
ラトランジスタのベース電極、４９・・・・・・・・・
多結晶シリコン抵抗、５４・・・・・・・・・ｎｂｌＯ
ｓトランンスタのゲート電極、ｈＯ・・・・・・・・・
・・・ｎｐｎバイポーラトランジスタ、６１・・・・・
・・・・・・ｎＭＯ８）ランリスタ、６２・・・・・曲
出力端子。 代理人 弁理士 薄田利幸 肩 ２ 図 （Ａ） ９ （ｆ３ジ Ａ？ 第 、ｌｆｆｉ 第 ４１２１ ＡＩ 第 ５ 月 １ 第１頁の続き ０発 明 者 内堀情交 ０発 明 者 安井徳政 小平市上水本町１４５０番地株式会 社日立製作所武蔵工場内
力回路部の素子構造を示す断面図であり、第２図（５）
は本発明の一実施例の素子偽造を示す断面図、諏２図（
Ｈ）は本発明の一実施例の回路図、第３図は本発明の効
果を示す特性図、第４図、第５図は本発明の他の実施例
を示す回路図である。 ４６・・・・・・・・ｎｐｎバイポーラトランジスタの
コレクタ電極、４７・・・・・・・・・ｎｐｎバイポー
ラトランジスタのベース電極、４９・・・・・・・・・
多結晶シリコン抵抗、５４・・・・・・・・・ｎｂｌＯ
ｓトランンスタのゲート電極、ｈＯ・・・・・・・・・
・・・ｎｐｎバイポーラトランジスタ、６１・・・・・
・・・・・・ｎＭＯ８）ランリスタ、６２・・・・・曲
出力端子。 代理人 弁理士 薄田利幸 肩 ２ 図 （Ａ） ９ （ｆ３ジ Ａ？ 第 、ｌｆｆｉ 第 ４１２１ ＡＩ 第 ５ 月 １ 第１頁の続き ０発 明 者 内堀情交 ０発 明 者 安井徳政 小平市上水本町１４５０番地株式会 社日立製作所武蔵工場内
Claims (1)
- １、バイポーラトランジスタのコレクタが電源電圧Ｖｃ
ｃに接続され、エミ、りが抵抗Ｒをへて出力端子に接続
され、出力端子と接地間にＭＯＳトランジスタのドレイ
ンとソースが接続され、バイポーラトランジスタのベー
スとＭＯＳトランジスタのゲートに他の内部回路より信
号が供給され、その信号を整形増巾して出力端子に供給
する半導体出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57152728A JPS6051273B2 (ja) | 1982-09-03 | 1982-09-03 | 半導体出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57152728A JPS6051273B2 (ja) | 1982-09-03 | 1982-09-03 | 半導体出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5848957A true JPS5848957A (ja) | 1983-03-23 |
| JPS6051273B2 JPS6051273B2 (ja) | 1985-11-13 |
Family
ID=15546853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57152728A Expired JPS6051273B2 (ja) | 1982-09-03 | 1982-09-03 | 半導体出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6051273B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS607226A (ja) * | 1983-06-27 | 1985-01-16 | Hitachi Ltd | 信号出力回路 |
| JPS61152459A (ja) * | 1984-12-26 | 1986-07-11 | Matsushita Electric Ind Co Ltd | プリンタヘツド駆動回路 |
| KR101104313B1 (ko) * | 2009-06-15 | 2012-01-11 | 동아공업 주식회사 | 배기파이프용 가스켓 |
-
1982
- 1982-09-03 JP JP57152728A patent/JPS6051273B2/ja not_active Expired
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS607226A (ja) * | 1983-06-27 | 1985-01-16 | Hitachi Ltd | 信号出力回路 |
| JPS61152459A (ja) * | 1984-12-26 | 1986-07-11 | Matsushita Electric Ind Co Ltd | プリンタヘツド駆動回路 |
| KR101104313B1 (ko) * | 2009-06-15 | 2012-01-11 | 동아공업 주식회사 | 배기파이프용 가스켓 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6051273B2 (ja) | 1985-11-13 |
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