JPS6051273B2 - 半導体出力回路 - Google Patents
半導体出力回路Info
- Publication number
- JPS6051273B2 JPS6051273B2 JP57152728A JP15272882A JPS6051273B2 JP S6051273 B2 JPS6051273 B2 JP S6051273B2 JP 57152728 A JP57152728 A JP 57152728A JP 15272882 A JP15272882 A JP 15272882A JP S6051273 B2 JPS6051273 B2 JP S6051273B2
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- JP
- Japan
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- transistor
- output terminal
- output circuit
- resistor
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
従来、第１図に示したＣＭＯＳ集積回路構造において
、ｐ型ウェル２１（１８：ウエルバイアス用高濃度層）
を用いたｒＬＭＯＳトランジスタ（ドレイン１５、ゲー
ト１６、ソース１７）に寄生するｎｐｎバイポーラトラ
ンジスタ２８とｐＭ０Ｓｌ−ランジスタ（ドレイン１４
、ゲート１３、ソース１２）に寄生するｐｎｐトランジ
スタ１はｐｎｐｎ型のサイリスタをを構成する。
、ｐ型ウェル２１（１８：ウエルバイアス用高濃度層）
を用いたｒＬＭＯＳトランジスタ（ドレイン１５、ゲー
ト１６、ソース１７）に寄生するｎｐｎバイポーラトラ
ンジスタ２８とｐＭ０Ｓｌ−ランジスタ（ドレイン１４
、ゲート１３、ソース１２）に寄生するｐｎｐトランジ
スタ１はｐｎｐｎ型のサイリスタをを構成する。
このとき、出力段を形成するｎＭＯＳトランジスタ（ド
レイン４、ゲート３４、ソース５、ウェル１９、ウェル
バイアス用高濃度層６、３）およびバイポーラトランジ
スタ（ベース２０、エミッタ８、ベース取り出し高濃度
層７、９）の出力端子３６に１サージが加えられたとき
、寄生ダイオード３７、トランジスタ３８を通してｎｐ
ｎトランジスタ２８のベースが１にバイアスされ、ｐｎ
ｐｎサイリスタがオン状態となつた。このオン状態はラ
ッチアップ状態と云われ、大きな電流が素子に流れるた
め避けねばならない。また、Θサージを３６に加えたと
き、トランジスタ２を通じてトランジスタ１のベースが
負電圧にバイパスされ、同様ラッチアップ状態となる。
本発明は、従来のＣＭＯＳ集積回路の欠点を改善し、
外部サージに対してラッチアップを生じにくい出力回路
を提供するにある。
レイン４、ゲート３４、ソース５、ウェル１９、ウェル
バイアス用高濃度層６、３）およびバイポーラトランジ
スタ（ベース２０、エミッタ８、ベース取り出し高濃度
層７、９）の出力端子３６に１サージが加えられたとき
、寄生ダイオード３７、トランジスタ３８を通してｎｐ
ｎトランジスタ２８のベースが１にバイアスされ、ｐｎ
ｐｎサイリスタがオン状態となつた。このオン状態はラ
ッチアップ状態と云われ、大きな電流が素子に流れるた
め避けねばならない。また、Θサージを３６に加えたと
き、トランジスタ２を通じてトランジスタ１のベースが
負電圧にバイパスされ、同様ラッチアップ状態となる。
本発明は、従来のＣＭＯＳ集積回路の欠点を改善し、
外部サージに対してラッチアップを生じにくい出力回路
を提供するにある。
以下、本発明の骨子を第２図により説明する。
第２図において６０のＮｐｎバイポーラトランジスタは
、ｎ型Ｓｉ基板３９中に形成した耐型層４０，４５にＮ
電極４６から５Ｖを印加して動作し、そのエミッタ耐型
層４３はＡ１層４８を通して多結晶Ｓｌ層４９の抵抗お
よびＡ１電極５０を介しＲｌＭＯｓトランジスタ６１の
ドレインｎ＋型層５２に接続される。５２はまた出力端
子６２とも接続される。
、ｎ型Ｓｉ基板３９中に形成した耐型層４０，４５にＮ
電極４６から５Ｖを印加して動作し、そのエミッタ耐型
層４３はＡ１層４８を通して多結晶Ｓｌ層４９の抵抗お
よびＡ１電極５０を介しＲｌＭＯｓトランジスタ６１の
ドレインｎ＋型層５２に接続される。５２はまた出力端
子６２とも接続される。
またＮｐｎバイポーラトランジスタのベースｐ型層４２
には、低抵抗ｐ＋型層４１，４４より取り出されたＡ１
電極４７が内部回路１０１に接続され、信号が供給され
る。また、ＲｌＭＯＳトランジスタのゲート電極５４に
も同様に内部回路１０１より信号が供給せられる。第２
図において、５２はＮＭＯＳトランジスタ６１を形成す
るｐ型ウェル、５１，５７はウェルバイアス用ｐ＋型層
、５５はＲｌＭＯＳトランジスタのソースｎ＋型層、５
６，５８はＡＩ電極である。
には、低抵抗ｐ＋型層４１，４４より取り出されたＡ１
電極４７が内部回路１０１に接続され、信号が供給され
る。また、ＲｌＭＯＳトランジスタのゲート電極５４に
も同様に内部回路１０１より信号が供給せられる。第２
図において、５２はＮＭＯＳトランジスタ６１を形成す
るｐ型ウェル、５１，５７はウェルバイアス用ｐ＋型層
、５５はＲｌＭＯＳトランジスタのソースｎ＋型層、５
６，５８はＡＩ電極である。
第３図は、本実施例の回路を、従来の回路（第２図にお
いて抵抗４９のない回路）と比較したものであるが、Ｒ
＝０の場合、約１００Ｖのサージ電一圧でラッチアップ
が起こるのに対し、本発明の適用により３００Ｖ以上と
３倍の高いサージ電圧また許容できるようになつた。な
お、本実施例において抵抗体には高いサージ電圧が加わ
るため、抵抗体を拡散層など基板内部二つくることは好
適でなく、ＳｌＯ２表面上に形成することが望ましい。
いて抵抗４９のない回路）と比較したものであるが、Ｒ
＝０の場合、約１００Ｖのサージ電一圧でラッチアップ
が起こるのに対し、本発明の適用により３００Ｖ以上と
３倍の高いサージ電圧また許容できるようになつた。な
お、本実施例において抵抗体には高いサージ電圧が加わ
るため、抵抗体を拡散層など基板内部二つくることは好
適でなく、ＳｌＯ２表面上に形成することが望ましい。
たとえば、ゲートに用いる多結晶Ｓ】層を用いれば所望
の目的に合致した抵抗層が形成できるが、本発明はこの
他、如何なる抵抗体にも適用できることは云うまでもな
い。抵抗の値については、出力端子の高レベル電圧を高
くする必要上、また、出力端の負荷容量を高速に充電す
る必要上から１０００以下が望ましい。
の目的に合致した抵抗層が形成できるが、本発明はこの
他、如何なる抵抗体にも適用できることは云うまでもな
い。抵抗の値については、出力端子の高レベル電圧を高
くする必要上、また、出力端の負荷容量を高速に充電す
る必要上から１０００以下が望ましい。
例えば、ＴＴＬレベルの出力振巾すなわち出力高レベル
■。Ｈ〉２．４■を実現するには、バイポーラの電圧降
下０．５■を考慮すると、抵抗による損失を２Ｖ以下と
せねばならないので１００ｆ！，のときＩ。Ｈは２０７
ＴＬＡ許容できる。ノ 以上、バイポーラトランジスタ
を出力段に用いる例について説明したが、第４図の如く
、ＲｌＭＯＳトランジスタ６３，６５、第５図の如く、
ＰＭＯＳトランジスタ６９，２７を用いる出力段におい
ても抵抗６４，７０を用いる全く同様の手段で出力端子
６６，７１よりのサージ電圧に対するラッチアップの防
止ができることが判明している。
■。Ｈ〉２．４■を実現するには、バイポーラの電圧降
下０．５■を考慮すると、抵抗による損失を２Ｖ以下と
せねばならないので１００ｆ！，のときＩ。Ｈは２０７
ＴＬＡ許容できる。ノ 以上、バイポーラトランジスタ
を出力段に用いる例について説明したが、第４図の如く
、ＲｌＭＯＳトランジスタ６３，６５、第５図の如く、
ＰＭＯＳトランジスタ６９，２７を用いる出力段におい
ても抵抗６４，７０を用いる全く同様の手段で出力端子
６６，７１よりのサージ電圧に対するラッチアップの防
止ができることが判明している。
第１図は従来のＣＭＯＳ集積回路の内部回路部および出
力回路部の素子構造を示す断面図であり、第２図Ａは本
発明の一実施例の素子構造を示す断面図、第２図Ｂは本
発明の一実施例の回路図、第３図は本発明の効果を示す
特性図、第４図、第５図は本発明の他の実施例を示す回
路図である。 ４６・・・・・・Ｎｐｎバイポーラトランジスタのコレ
クタ電極、４７・・・・・・Ｎｐｎバイポーラトランジ
スタのベース電極、４９・・・・・・多結晶シリコン抵
抗、５４・・ＮＭＯＳトランジスタのゲート電極、６０
・・・Ｎｐｎバイポーラトランジスタ、６１・・・・・
・ＮＭＯＳトランジスタ、６２・・・・・・出力端子。
力回路部の素子構造を示す断面図であり、第２図Ａは本
発明の一実施例の素子構造を示す断面図、第２図Ｂは本
発明の一実施例の回路図、第３図は本発明の効果を示す
特性図、第４図、第５図は本発明の他の実施例を示す回
路図である。 ４６・・・・・・Ｎｐｎバイポーラトランジスタのコレ
クタ電極、４７・・・・・・Ｎｐｎバイポーラトランジ
スタのベース電極、４９・・・・・・多結晶シリコン抵
抗、５４・・ＮＭＯＳトランジスタのゲート電極、６０
・・・Ｎｐｎバイポーラトランジスタ、６１・・・・・
・ＮＭＯＳトランジスタ、６２・・・・・・出力端子。
Claims (1)
- １ バイポーラトランジスタのコレクタが電源電圧Ｖｃ
ｃに接続され、エミッタが抵抗Ｒをへて出力端子に接続
され、出力端子と接地間にＭＯＳトランジスタのドレイ
ンとソースが接続され、バイポーラトランジスタのベー
スとＭＯＳトランジスタのゲートに他の内部回路より信
号が供給され、その信号を整形増巾して出力端子に供給
する半導体出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57152728A JPS6051273B2 (ja) | 1982-09-03 | 1982-09-03 | 半導体出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57152728A JPS6051273B2 (ja) | 1982-09-03 | 1982-09-03 | 半導体出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5848957A JPS5848957A (ja) | 1983-03-23 |
| JPS6051273B2 true JPS6051273B2 (ja) | 1985-11-13 |
Family
ID=15546853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57152728A Expired JPS6051273B2 (ja) | 1982-09-03 | 1982-09-03 | 半導体出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6051273B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS607226A (ja) * | 1983-06-27 | 1985-01-16 | Hitachi Ltd | 信号出力回路 |
| JPH0632972B2 (ja) * | 1984-12-26 | 1994-05-02 | 松下電器産業株式会社 | プリンタヘッド駆動回路 |
| KR101104313B1 (ko) * | 2009-06-15 | 2012-01-11 | 동아공업 주식회사 | 배기파이프용 가스켓 |
-
1982
- 1982-09-03 JP JP57152728A patent/JPS6051273B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5848957A (ja) | 1983-03-23 |
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