JPS607226A - 信号出力回路 - Google Patents
信号出力回路Info
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- JPS607226A JPS607226A JP58115480A JP11548083A JPS607226A JP S607226 A JPS607226 A JP S607226A JP 58115480 A JP58115480 A JP 58115480A JP 11548083 A JP11548083 A JP 11548083A JP S607226 A JPS607226 A JP S607226A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は信号出力回路に係り、特にｃＭｏｓトランジス
タ負荷を高速で駆動し、消ｙｃαカの少ない信号出力回
路に関する。
タ負荷を高速で駆動し、消ｙｃαカの少ない信号出力回
路に関する。
第１図に従来のＣＭＯ８）ランジスタのみを使用した信
号出力回路の一例を示す。同図の信号出力回路はインバ
ータ回路を構成し、ＰＭｏｓトランジスタ１０１とＮへ
ｌｏｓトランジスタ１０２の両ドレインが出力端子３に
、両ゲートが入力端子２にそれぞれ接続され、ＰＭＯ８
＋−ランジスタ１０１のソースが電源端子に、ＮＭｏ５
トランジスタ１０２のソースが固定電位端子４に接続さ
れている（特開昭５７−１４１１２８号公報参照）。
号出力回路の一例を示す。同図の信号出力回路はインバ
ータ回路を構成し、ＰＭｏｓトランジスタ１０１とＮへ
ｌｏｓトランジスタ１０２の両ドレインが出力端子３に
、両ゲートが入力端子２にそれぞれ接続され、ＰＭＯ８
＋−ランジスタ１０１のソースが電源端子に、ＮＭｏ５
トランジスタ１０２のソースが固定電位端子４に接続さ
れている（特開昭５７−１４１１２８号公報参照）。
このようなｆ１１成において、入力端子２に”■”レベ
ルの信号が与えられると、ＰＭｏｓトランジスタ１０１
はオフ状態、ＮＭＯ８）ランジスタ１０２がオン状態と
なり、出力端子３は０”レベルとなる。入力端子２が”
０”レベルになると、ＰＭＯＳトランジスタ１０１はオ
ン状態、ＮＭＯＳトランジスタ１０２けオフ状態となり
、出力端子３は１”レベルとなる。このように、０Ｍ０
８回路では、過渡状態を除くと電源端子１から固定′Ｉ
Ｂ位端子端子至る貫通ｉ［ｖＩＣが流れることがなく、
低消費ｔＬｊ力を実現できる。しかし、出力端子３がＩ
Ｃ外部のＣＭＯ８負荷を駆動する場合、配線容址等によ
りｌ０Ｔ）Ｆから２０ｐＦ程度の負荷容量を、駆動する
必要があり、バイポーラトランジスタヨリも導通時のコ
ンダクタンスの小さい０Ｍ０８回路は応答性が悪くなる
欠点を有する。
ルの信号が与えられると、ＰＭｏｓトランジスタ１０１
はオフ状態、ＮＭＯ８）ランジスタ１０２がオン状態と
なり、出力端子３は０”レベルとなる。入力端子２が”
０”レベルになると、ＰＭＯＳトランジスタ１０１はオ
ン状態、ＮＭＯＳトランジスタ１０２けオフ状態となり
、出力端子３は１”レベルとなる。このように、０Ｍ０
８回路では、過渡状態を除くと電源端子１から固定′Ｉ
Ｂ位端子端子至る貫通ｉ［ｖＩＣが流れることがなく、
低消費ｔＬｊ力を実現できる。しかし、出力端子３がＩ
Ｃ外部のＣＭＯ８負荷を駆動する場合、配線容址等によ
りｌ０Ｔ）Ｆから２０ｐＦ程度の負荷容量を、駆動する
必要があり、バイポーラトランジスタヨリも導通時のコ
ンダクタンスの小さい０Ｍ０８回路は応答性が悪くなる
欠点を有する。
また、ｉｉ’ｚ２図は、従来のバイポーラトランジスタ
によるＴ Ｔ Ｌ （Ｔｒａｎｓｉｓｔｏｒ−４’ｒａ
ｎｓｉｓｔｏｒ −Ｌｏｇｉｃ）のインバータ回路を示
す。このインバータ回路はＮＰＮ）ランジスタ１０６，
１０７゜１０８．１１２とダイオード１０９，１．１０
さらに抵抗１０３，１０４，１０５，１１１から構成さ
れている。動作は、入力端子２が″１″レベルの時には
、ＮＰＮトランジスタ１０７が逆バイアスされる。従っ
て抵抗１０３をｂ’Ｌれる電流はＮＰＮトランジスタ１
０８のベース電流となり、ＮＰＮトランジスタ１０８，
１１２が共にオン状態、ま７’ｈ、ＮＰＮトランジスタ
１０６がオフ状態となるため、出力端子３は０”レベル
となる。一方、入力端子２が”Ｏ”レベルの時には、Ｎ
’ＰＮ）ランジスタ１０７が順方向にバイアスされるた
め、抵抗１０３を流れる′電流は大部分入力端子２に流
れ込み、ＮＰＮトランジスタ１０７が飽和する。
によるＴ Ｔ Ｌ （Ｔｒａｎｓｉｓｔｏｒ−４’ｒａ
ｎｓｉｓｔｏｒ −Ｌｏｇｉｃ）のインバータ回路を示
す。このインバータ回路はＮＰＮ）ランジスタ１０６，
１０７゜１０８．１１２とダイオード１０９，１．１０
さらに抵抗１０３，１０４，１０５，１１１から構成さ
れている。動作は、入力端子２が″１″レベルの時には
、ＮＰＮトランジスタ１０７が逆バイアスされる。従っ
て抵抗１０３をｂ’Ｌれる電流はＮＰＮトランジスタ１
０８のベース電流となり、ＮＰＮトランジスタ１０８，
１１２が共にオン状態、ま７’ｈ、ＮＰＮトランジスタ
１０６がオフ状態となるため、出力端子３は０”レベル
となる。一方、入力端子２が”Ｏ”レベルの時には、Ｎ
’ＰＮ）ランジスタ１０７が順方向にバイアスされるた
め、抵抗１０３を流れる′電流は大部分入力端子２に流
れ込み、ＮＰＮトランジスタ１０７が飽和する。
従ってＮＰＮ）ランジスタ１０８のベースが０”レベル
に保たれるため、ＮＰＮ）ランジスタ１０８゜１１２が
オフ状態となる。同時にＮＰＮ ）ランジスタ１０８が
オフ状態になると、ＮＰＮ）ランジスタ１０６のベース
電位が上昇して、ＮＰＮトランジスタ１０６がオン状態
となり出力端子３が′１”レベルとなる。ここで、抵抗
１０５は出力端子３のレベル反転時に、電源端子１から
ＮＰＮトランジスタ１０６，１１２およびダイオード１
０９を経由して固定電位端子へ過渡的に流れる貫通電流
を低減させる目的で入れた電流制限抵抗である。
に保たれるため、ＮＰＮ）ランジスタ１０８゜１１２が
オフ状態となる。同時にＮＰＮ ）ランジスタ１０８が
オフ状態になると、ＮＰＮ）ランジスタ１０６のベース
電位が上昇して、ＮＰＮトランジスタ１０６がオン状態
となり出力端子３が′１”レベルとなる。ここで、抵抗
１０５は出力端子３のレベル反転時に、電源端子１から
ＮＰＮトランジスタ１０６，１１２およびダイオード１
０９を経由して固定電位端子へ過渡的に流れる貫通電流
を低減させる目的で入れた電流制限抵抗である。
このようにバイポーラトランジスタのみで構成した回路
は、導通時のコンダクタンスが高く、大きな電流を流せ
るため、０ＭＯ８に比較して高速に動作できるという特
徴を持っている反面、消費ｒＩＬ力が大きいという欠点
を有する。
は、導通時のコンダクタンスが高く、大きな電流を流せ
るため、０ＭＯ８に比較して高速に動作できるという特
徴を持っている反面、消費ｒＩＬ力が大きいという欠点
を有する。
また、電源電圧が５ｖの時に、バイポーラトランジスタ
構成のＴＴＬの出力電圧は １１０１ルベル（ｖｏＬ）
が最大０．８Ｖ、１ ” レベル（Ｙｏｕ ’）が最小
２．４Ｖであるのに対し、０ＭＯ８の入力電圧ノ″０”
Ｌ／へＡ／ （ＶＩＬ ） カ最大１．５Ｖ、”１”レ
ベル（ＶＩＨ）の最小が３，５■となっている。従って
特にＴＴＬ出力の１”レベルが低いため、ＣＭＯ８構成
の入力回路と直接接続できないという欠点があった。
構成のＴＴＬの出力電圧は １１０１ルベル（ｖｏＬ）
が最大０．８Ｖ、１ ” レベル（Ｙｏｕ ’）が最小
２．４Ｖであるのに対し、０ＭＯ８の入力電圧ノ″０”
Ｌ／へＡ／ （ＶＩＬ ） カ最大１．５Ｖ、”１”レ
ベル（ＶＩＨ）の最小が３，５■となっている。従って
特にＴＴＬ出力の１”レベルが低いため、ＣＭＯ８構成
の入力回路と直接接続できないという欠点があった。
本発明の目的は、ＮＭＯ８構成あるいはバイポーラトラ
ンジスタ構成の信号出力回路の欠点を補うと同時に、低
消費電力かつ高速動作可能な信号出力回路を提供するこ
とにある。
ンジスタ構成の信号出力回路の欠点を補うと同時に、低
消費電力かつ高速動作可能な信号出力回路を提供するこ
とにある。
このような目的を達成するために、本発明は、ＮＭＯＳ
トランジスタの低消費成力特注および・くイボーラトラ
ンジスタの高速動作特性に着目しこれらを組合せた複合
回路に、例えばＭＯＳ）ランジスタとバイポーラトラン
ジスタの応答特性の差により、電源と固定電位端子間に
過渡的に流れてノイズ源になる、あるいは、消費重力を
増大させる貫通電流をバイポーラトランジスタの応答特
性を調節する抵抗を具備することにより抑制したもので
ある。
トランジスタの低消費成力特注および・くイボーラトラ
ンジスタの高速動作特性に着目しこれらを組合せた複合
回路に、例えばＭＯＳ）ランジスタとバイポーラトラン
ジスタの応答特性の差により、電源と固定電位端子間に
過渡的に流れてノイズ源になる、あるいは、消費重力を
増大させる貫通電流をバイポーラトランジスタの応答特
性を調節する抵抗を具備することにより抑制したもので
ある。
第３図は本発明による信号出力回路の一実施例を示す回
路図である。
路図である。
同図において、抵抗２０１の一端が電源端子１に接続さ
れ、他の一端がＮＰＮトランジスタ２０２のコレクタに
接続されている。前記ＮＰＮトランジスタ２０２のベー
スは第１の入力端子５に、エミッタはＮＭＯ８２０３の
ドレインとともに出力端子に接続されている。前記ＮＭ
Ｏ８２０３のソースは固定電位電極４に、ゲートは第２
の入力端子６にそれぞれ接続されている。
れ、他の一端がＮＰＮトランジスタ２０２のコレクタに
接続されている。前記ＮＰＮトランジスタ２０２のベー
スは第１の入力端子５に、エミッタはＮＭＯ８２０３の
ドレインとともに出力端子に接続されている。前記ＮＭ
Ｏ８２０３のソースは固定電位電極４に、ゲートは第２
の入力端子６にそれぞれ接続されている。
このようにした回路において、第１の入力端子５に入る
信号をφとすると、第２の入力端子６に入る信号はφと
ほぼ同相の反転信号φが入るようになっている。例えば
、φが”１”レベルならばｊは°０”レベル、φが１”
レベルカラ″０”レベルに変われば、φが″０′°レベ
ルから′１”レベルに変化する。入力信号φが″１′″
レベルで人力信号φが０”レベルの時、ＮＰＮ）ランジ
スタ２０２がオン状態、８ＭＯ８２０３がオフ状態とな
り出力端子３は１”レベルとなる。またφが“θ″レベ
ルφが１”レベルの［１９１１ＣｆｉＮＰＮトランジス
タ２０２がオフ状態、８ＭＯ８２０３がオン状態で出力
端子３は０”レベルとなる。すなわち、０ＭＯ８負荷と
接続した時には、ＮＰＮト之ンジスタ２０２は負荷容量
を充屯し、ＮＭＯ８は４積された電荷を引き抜く働きを
する。
信号をφとすると、第２の入力端子６に入る信号はφと
ほぼ同相の反転信号φが入るようになっている。例えば
、φが”１”レベルならばｊは°０”レベル、φが１”
レベルカラ″０”レベルに変われば、φが″０′°レベ
ルから′１”レベルに変化する。入力信号φが″１′″
レベルで人力信号φが０”レベルの時、ＮＰＮ）ランジ
スタ２０２がオン状態、８ＭＯ８２０３がオフ状態とな
り出力端子３は１”レベルとなる。またφが“θ″レベ
ルφが１”レベルの［１９１１ＣｆｉＮＰＮトランジス
タ２０２がオフ状態、８ＭＯ８２０３がオン状態で出力
端子３は０”レベルとなる。すなわち、０ＭＯ８負荷と
接続した時には、ＮＰＮト之ンジスタ２０２は負荷容量
を充屯し、ＮＭＯ８は４積された電荷を引き抜く働きを
する。
このようにすれば、負荷を通常のＣＭＯＳゲートと仮定
すると、配線容量を宮めても負荷は１０ｐＦから２０ｐ
Ｆ’程度であり、Ｔｉｆｌ Ｉ／Ｉ１．増１１ツ品率が
５０〜２００と高いＮＰＮ）う、ンジスタ２０２′ｆ：
１史っていることにより、高速で充電することが可能で
ある。また、この時の１”レベルの出力１ｍ子７１１゜
圧は４ｖ以上が確保され、ＴＴＬのみならずＣＭＯ８と
の適合性にも優れている。
すると、配線容量を宮めても負荷は１０ｐＦから２０ｐ
Ｆ’程度であり、Ｔｉｆｌ Ｉ／Ｉ１．増１１ツ品率が
５０〜２００と高いＮＰＮ）う、ンジスタ２０２′ｆ：
１史っていることにより、高速で充電することが可能で
ある。また、この時の１”レベルの出力１ｍ子７１１゜
圧は４ｖ以上が確保され、ＴＴＬのみならずＣＭＯ８と
の適合性にも優れている。
また本実施例は、ＴＴＬ回路と比較して、回路構成が簡
単であると同時に、無信号時消費ｒ区力を非常に小さく
できる。表１は従来のＴＴＬおよびＬ ５−ＴＴＬ （
Ｌｏｗｐｏｗｅｒ−８ｃｈｏｔｔｋｙ ＴＴ Ｌ ）と
本実施例になる各インバータ回路の無信号時消費電力を
比較したものである。本発明はＴＴＬの２０００分の１
、ＬＳ−ＴＴＬに比較しても、４００分の１以下になっ
ておシ、大幅に消費電力を低減できる。
単であると同時に、無信号時消費ｒ区力を非常に小さく
できる。表１は従来のＴＴＬおよびＬ ５−ＴＴＬ （
Ｌｏｗｐｏｗｅｒ−８ｃｈｏｔｔｋｙ ＴＴ Ｌ ）と
本実施例になる各インバータ回路の無信号時消費電力を
比較したものである。本発明はＴＴＬの２０００分の１
、ＬＳ−ＴＴＬに比較しても、４００分の１以下になっ
ておシ、大幅に消費電力を低減できる。
表 １
第４図（ａ） 、 （ｂ） 、 （ｃ）の各特性図は、
時間をＸ軸としたもので、同図（、Ｉ）のＹ！油は硝１
の入力端子５に入る信号φのレベルを示し、曲線２０４
はφのレベルの時間変化を示している。また同図（ｂ）
のＹ軸はコンダクタンスを示し、曲線２０７は８ＭＯ８
２０３のコンダクタンスの時間変化を示している。
時間をＸ軸としたもので、同図（、Ｉ）のＹ！油は硝１
の入力端子５に入る信号φのレベルを示し、曲線２０４
はφのレベルの時間変化を示している。また同図（ｂ）
のＹ軸はコンダクタンスを示し、曲線２０７は８ＭＯ８
２０３のコンダクタンスの時間変化を示している。
また、曲線２０５，２０６はＮＰＮ）ランジスタ２０２
のコンダクタンスの時間変化を示し、曲線２０５が抵抗
２０１の無い時、曲線２０６が抵抗２０１の有る時の特
性を示している。
のコンダクタンスの時間変化を示し、曲線２０５が抵抗
２０１の無い時、曲線２０６が抵抗２０１の有る時の特
性を示している。
Ｎ ＰＮ ）ランジスタ２０２は、一般に８ＭＯ８２０
３に比較して応答性に浸れているだめ、抵抗２０１が無
いと、８１￥４図（ｂ）の曲線２０５のように急激にコ
ンダクタンスが増大し導通状態になる。
３に比較して応答性に浸れているだめ、抵抗２０１が無
いと、８１￥４図（ｂ）の曲線２０５のように急激にコ
ンダクタンスが増大し導通状態になる。
一方ＮＭＯ８２０３は比較的緩やかにコンダクタンスが
高い時期が存在し、その時大きな貫通電流が発生する。
高い時期が存在し、その時大きな貫通電流が発生する。
この貫通電流は、誤動作の原因となると同時に消費電力
も増大させる。このような現象はＮＰＮ）ランジスタと
Ｎ Ｍ ＯＳの動作特性に大きな差があるため発生した
ものである。
も増大させる。このような現象はＮＰＮ）ランジスタと
Ｎ Ｍ ＯＳの動作特性に大きな差があるため発生した
ものである。
しかし、本実施例のように、’？ＦＴ： ＃ 幼子１と
ＮＰＮトランジスタ２０２のコレクタ間に、Ａ５Ｊな１
直の抵抗２０１を挿入することにより、ＮＰＮ＋−ラン
ジスタ２０２の動作特性を、第４図（１））の曲（ｑ２
ｏ６のごとく調節することが可能となる。
ＮＰＮトランジスタ２０２のコレクタ間に、Ａ５Ｊな１
直の抵抗２０１を挿入することにより、ＮＰＮ＋−ラン
ジスタ２０２の動作特性を、第４図（１））の曲（ｑ２
ｏ６のごとく調節することが可能となる。
第５図（ａ）の曲線３００は抵抗２０１の値（几）と貫
通電流のピーク（Ｉ）の関係を示し、第５ 蓼１ （＋
））の曲線３０１は抵抗２０１の値（朗とＮＰＮ）ラン
ジスタ２０２の応答速度＜Ｔ）の関係を示す。第５図（
ａ）および（ｂ）は標準ＴＴＬを駆動できる本実施例に
なる信号出力回路の特性であるが、駆動容惜全変えても
、曲線３００、および曲線３０１がＹ ＃ｌＩ＋方向に
移動あるいは、伸縮するだけで、基本特性はほとんど変
化しない。
通電流のピーク（Ｉ）の関係を示し、第５ 蓼１ （＋
））の曲線３０１は抵抗２０１の値（朗とＮＰＮ）ラン
ジスタ２０２の応答速度＜Ｔ）の関係を示す。第５図（
ａ）および（ｂ）は標準ＴＴＬを駆動できる本実施例に
なる信号出力回路の特性であるが、駆動容惜全変えても
、曲線３００、および曲線３０１がＹ ＃ｌＩ＋方向に
移動あるいは、伸縮するだけで、基本特性はほとんど変
化しない。
第５図（ａ）に示すように、抵抗２０１の直が約１００
オームを越えると、貫通電流ピーク値の低減効果が顕著
になる。また、！ｒｒＪ５図（１〕）に示すように、抵
抗２０１の値が約３キロオーム以下の時に、高速応答性
が維持される。
オームを越えると、貫通電流ピーク値の低減効果が顕著
になる。また、！ｒｒＪ５図（１〕）に示すように、抵
抗２０１の値が約３キロオーム以下の時に、高速応答性
が維持される。
一般に信号出力回路に用いられるＮＰＮ トランジスタ
の導通時のコレクタとエミッタ間の抵抗１直は数百オー
ムで、その約２分のｌＫ相当する１００オーム程度の抵
抗値から、Ｎ、Ｐ Ｎ ｌ−ランジスタ２０２に対する
応答性制御が有効に作用する。また、ＮＭＯ８の導通時
のソースとドレイン間の抵抗は、一般に数キロオームで
、その値と＃ヨは同様の２キロオームを越えると、ＮＰ
Ｎトランジスタ２０２の応答性がＮＭＯ８２０３よりも
悪化し、信号出力回路全体の応答性を悪化させる。
の導通時のコレクタとエミッタ間の抵抗１直は数百オー
ムで、その約２分のｌＫ相当する１００オーム程度の抵
抗値から、Ｎ、Ｐ Ｎ ｌ−ランジスタ２０２に対する
応答性制御が有効に作用する。また、ＮＭＯ８の導通時
のソースとドレイン間の抵抗は、一般に数キロオームで
、その値と＃ヨは同様の２キロオームを越えると、ＮＰ
Ｎトランジスタ２０２の応答性がＮＭＯ８２０３よりも
悪化し、信号出力回路全体の応答性を悪化させる。
抵抗２０１の推奨値としては、５００オームから２キロ
オームの間の抵抗値が適当であることを実験により確認
している。
オームの間の抵抗値が適当であることを実験により確認
している。
本実施例の応答速度は、ＴＴＬに比較して遅延要因とな
る素子が少ないことと、蓄積電荷の抜きとりに、ＮＰＮ
トランジスタよりもやや応答速度の遅いＮＭＯ８を使っ
ていることから、はぼｉ’ＴＬと同等となっている。
る素子が少ないことと、蓄積電荷の抜きとりに、ＮＰＮ
トランジスタよりもやや応答速度の遅いＮＭＯ８を使っ
ていることから、はぼｉ’ＴＬと同等となっている。
第６図は本発明の他の実施例を示す回路図である。
基本構成は第３図と同様であるが、ＰＭＯ８２１０とＮ
ＭＯ８２１１で構成されるＣＭＯＳインバータの入力端
子６をφとし、ＣＭＯＳインバータの出力端子５をφと
している。
ＭＯ８２１１で構成されるＣＭＯＳインバータの入力端
子６をφとし、ＣＭＯＳインバータの出力端子５をφと
している。
このようにすれば、ＣＭＯＳインバータと同等に取扱う
ことが可能であるとともに、高速かつ低消費′成力で、
ＴＴＬおよびＣＭＯ８入力部を駆動できる。
ことが可能であるとともに、高速かつ低消費′成力で、
ＴＴＬおよびＣＭＯ８入力部を駆動できる。
さらに、第７図は本発明の他の実施例を示す回路図であ
る。
る。
基本構成で第３図と異なるところは、ＮＰＮトランジス
タ２０２のエミッタにＮＭＯ８２１６゜２１７が直列に
接続され、他のＰＭＯ８２１２゜２１３およびＮＭＯ８
２１４，２１５とともに２人力ＮＡＮＤゲートとして動
作している点である。
タ２０２のエミッタにＮＭＯ８２１６゜２１７が直列に
接続され、他のＰＭＯ８２１２゜２１３およびＮＭＯ８
２１４，２１５とともに２人力ＮＡＮＤゲートとして動
作している点である。
動作および効果については第６図と同様である。
さらに、ＰＭＯ８およびＮＭＯ８部分を曲の論理ゲート
に置き換えても全く、同様の効果を示すことは言うまで
もない。
に置き換えても全く、同様の効果を示すことは言うまで
もない。
上述した各実施例では電源端子と固定端子間に前記電源
端子から抵抗、バイポーラトランジスタ、電解効果トラ
ンジスタの順に接続させたものであるが、これに限定さ
れることは’ｘ ＜ 、−原端子からｐ型電解効果トラ
ンジスタ、ＰＮＰバイポーラトランジスタおよび抵抗の
順に接続させても同様な効果が奏されることは−うまで
もない。
端子から抵抗、バイポーラトランジスタ、電解効果トラ
ンジスタの順に接続させたものであるが、これに限定さ
れることは’ｘ ＜ 、−原端子からｐ型電解効果トラ
ンジスタ、ＰＮＰバイポーラトランジスタおよび抵抗の
順に接続させても同様な効果が奏されることは−うまで
もない。
以上説明したことから明らかなように、本発明によれば
、高速かつ低消費′成力で信号を伝達し、さらに、抵抗
値を適切に選択することにより貫通電流の少ない信号Ｉ
Ｂ力回路と提供できる。
、高速かつ低消費′成力で信号を伝達し、さらに、抵抗
値を適切に選択することにより貫通電流の少ない信号Ｉ
Ｂ力回路と提供できる。
８１’Ｓ １図は従来のＣＭ ＯＳ−ｆンバータの回路
図、第２図は従来のＴ Ｔ Ｌインバータの回路図、第
３図は本発明に係る信号出力回路の〜実施例を示す１回
路図、第４図（ａ） 、 （ｂ） 、 （Ｃ）、第５図
（ａ）、（ｂ）は第３図に示す回路の重置的特性を示す
ｌ時性図、第６図および第７図はそハぞれ本発明の他の
実施例の回路図を示す。 １・・・電源端子、２，５．６．７．８・・・入力端子
、３・・・出力端子、４・・・固定電位電極、１０３，
１０４゜１０５．１１１，２０１・・・抵抗、１０６，
１０７゜１０８．１１２，２０２・・・ＮＩ）Ｎ）ラン
ジスタ、１０９．１１０・・・ダイオード、１０１，２
１２゜２１３・・・ＰＭＯ８，１０２，２０３，２１１
゜２１４．２１５，２１６，２１７・・−ＮＭＯ５゜ト 代理人 弁理士 鵜沼辰之 第３図 □ 、；１２Ｉ５（２）
図、第２図は従来のＴ Ｔ Ｌインバータの回路図、第
３図は本発明に係る信号出力回路の〜実施例を示す１回
路図、第４図（ａ） 、 （ｂ） 、 （Ｃ）、第５図
（ａ）、（ｂ）は第３図に示す回路の重置的特性を示す
ｌ時性図、第６図および第７図はそハぞれ本発明の他の
実施例の回路図を示す。 １・・・電源端子、２，５．６．７．８・・・入力端子
、３・・・出力端子、４・・・固定電位電極、１０３，
１０４゜１０５．１１１，２０１・・・抵抗、１０６，
１０７゜１０８．１１２，２０２・・・ＮＩ）Ｎ）ラン
ジスタ、１０９．１１０・・・ダイオード、１０１，２
１２゜２１３・・・ＰＭＯ８，１０２，２０３，２１１
゜２１４．２１５，２１６，２１７・・−ＮＭＯ５゜ト 代理人 弁理士 鵜沼辰之 第３図 □ 、；１２Ｉ５（２）
Claims (1)
- 【特許請求の範囲】 １、電源端子と固定′電位端子間に直列に接続されたバ
イポーラトランジスタ、電界効果トランジスタおよび抵
抗とからなり、前記抵抗はバイポーラトランジスタと端
子間に接続されているとともに、前記バイポーラトラン
ジスタのベースと電界効果トランジスタのゲートにはそ
れぞれほぼ同位相の反転信号を入力させることを特徴と
する信号出力回路。 ２、特許請求の範囲第１項において、上記抵抗の抵抗値
が上記バイポーラトランジスタの導通時のコレクタとエ
ミッタ間の抵抗値の２分の１以上で、上記心界効果トラ
ンジスタの導通時のソースとドレイン間の抵抗値以下で
ある信号出力回路。 ３、特許請求の範囲第１項において、上記電界効果トラ
ンジスタが複数個で構成され、出力端子と端子間に、並
列または直列、あるいは直並列混合に接続されている信
号出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58115480A JPS607226A (ja) | 1983-06-27 | 1983-06-27 | 信号出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58115480A JPS607226A (ja) | 1983-06-27 | 1983-06-27 | 信号出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS607226A true JPS607226A (ja) | 1985-01-16 |
Family
ID=14663561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58115480A Pending JPS607226A (ja) | 1983-06-27 | 1983-06-27 | 信号出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS607226A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5034150A (ja) * | 1973-07-30 | 1975-04-02 | ||
| JPS5848957A (ja) * | 1982-09-03 | 1983-03-23 | Hitachi Ltd | 半導体出力回路 |
| JPS5880929A (ja) * | 1981-11-06 | 1983-05-16 | Toshiba Corp | 相補型ｍｏｓ論理回路 |
-
1983
- 1983-06-27 JP JP58115480A patent/JPS607226A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5034150A (ja) * | 1973-07-30 | 1975-04-02 | ||
| JPS5880929A (ja) * | 1981-11-06 | 1983-05-16 | Toshiba Corp | 相補型ｍｏｓ論理回路 |
| JPS5848957A (ja) * | 1982-09-03 | 1983-03-23 | Hitachi Ltd | 半導体出力回路 |
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