JPS584947A - 埋込配線層の形成法 - Google Patents
埋込配線層の形成法Info
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- JPS584947A JPS584947A JP10252481A JP10252481A JPS584947A JP S584947 A JPS584947 A JP S584947A JP 10252481 A JP10252481 A JP 10252481A JP 10252481 A JP10252481 A JP 10252481A JP S584947 A JPS584947 A JP S584947A
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- mask
- wiring
- wiring layer
- insulating layer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路装置の多層配線層を形成する場
合番と適用して好適な埋込配線層の形成法に関する。
合番と適用して好適な埋込配線層の形成法に関する。
従来種々の埋込配線層の形成法が提案されているが、そ
の何れも複雑な工程を要し、又得られる埋込配線層をよ
り平坦化せるものとして得んとしてもその平坦化に一定
の@度を有し、この為多層埋込配線層を得んとしてもそ
の層数を増すに一定の限度を有し、更に得られる埋込配
線層をより微細化せるものとして得んとしてもその微細
化に一定の限度を有し、この為埋込配線層を微細化出来
ればその埋込配線層を形成せる基板をより小製化し得る
kも拘らずそれをなすことが出来ない等の欠点を有して
いた。
の何れも複雑な工程を要し、又得られる埋込配線層をよ
り平坦化せるものとして得んとしてもその平坦化に一定
の@度を有し、この為多層埋込配線層を得んとしてもそ
の層数を増すに一定の限度を有し、更に得られる埋込配
線層をより微細化せるものとして得んとしてもその微細
化に一定の限度を有し、この為埋込配線層を微細化出来
ればその埋込配線層を形成せる基板をより小製化し得る
kも拘らずそれをなすことが出来ない等の欠点を有して
いた。
依って本発明は上述せる欠点のない新規な埋込配線層の
形成法を提案せんとするもので、以下詳述す8所より明
らかとなるであろう。
形成法を提案せんとするもので、以下詳述す8所より明
らかとなるであろう。
第1図は半導体集積回路装置の多層配線層を得る場合に
適用せる本発明による埋込配線層の形成法の一例を示し
、半導体素子(図示せず)を形成せる例えば81でなる
半導体基板本体1の表面上に例えば引02 でなる絶縁
層B1を形成してなる構成の基板2を予め用意しく嬉1
図ム)、而してその基板2の主面従って絶縁層B1の表
向上に、例えばAノでなる導電性層C1を形成する(第
1図B)。
適用せる本発明による埋込配線層の形成法の一例を示し
、半導体素子(図示せず)を形成せる例えば81でなる
半導体基板本体1の表面上に例えば引02 でなる絶縁
層B1を形成してなる構成の基板2を予め用意しく嬉1
図ム)、而してその基板2の主面従って絶縁層B1の表
向上に、例えばAノでなる導電性層C1を形成する(第
1図B)。
次に導電性層C1の表面)に、所要の配線パターンを有
する例えばフォトレジストでなるマスフ層M1を、それ
自体は公知の方法によって形成する(第1図C)。
する例えばフォトレジストでなるマスフ層M1を、それ
自体は公知の方法によって形成する(第1図C)。
次にマスク層M1をマスクとせる導電性層01に対する
無電解化成処理により導電性層C1のマスクmMI下の
領域による配線層w1を形成すべく導電性層C1のマス
ク層M1下以外の領域の絶縁化されてなる絶縁層11
を導電性層C1の厚さと略々同じ厚さに形成する(第1
#Al))。この場合の無電解化成処理は、導電性層C
1がAjでなる場合、その厚さに応じた組成を有するア
ルカリ系水浴液を用いた無電解化成処理とするもので1
例えば導電性層C1が厚さ1μm程度である場合、1ノ
の水に、α11のアンモニア水と50gの過硫酸アンモ
ニウムとを混合せしめた浴液をアルカリ系水溶液として
用い、而してそのアルカリ系水溶液の60〜80℃のl
1ltLに加温せるものを10〜30分関尋電性層C1
に作用せしめ、絶縁層11をAJでなる導電性、@@C
1と略々同じ厚さのムjの酸化物層として得るという処
理とするものである。
無電解化成処理により導電性層C1のマスクmMI下の
領域による配線層w1を形成すべく導電性層C1のマス
ク層M1下以外の領域の絶縁化されてなる絶縁層11
を導電性層C1の厚さと略々同じ厚さに形成する(第1
#Al))。この場合の無電解化成処理は、導電性層C
1がAjでなる場合、その厚さに応じた組成を有するア
ルカリ系水浴液を用いた無電解化成処理とするもので1
例えば導電性層C1が厚さ1μm程度である場合、1ノ
の水に、α11のアンモニア水と50gの過硫酸アンモ
ニウムとを混合せしめた浴液をアルカリ系水溶液として
用い、而してそのアルカリ系水溶液の60〜80℃のl
1ltLに加温せるものを10〜30分関尋電性層C1
に作用せしめ、絶縁層11をAJでなる導電性、@@C
1と略々同じ厚さのムjの酸化物層として得るという処
理とするものである。
1図E)%斯くて絶縁層B1上に於て配一層W1が絶縁
71 I 1にて埋込まれてなる構成の第1層目の埋込
配線層U1を得る。
71 I 1にて埋込まれてなる構成の第1層目の埋込
配線層U1を得る。
次に第1層目の埋込配線層U1の表面即ち配線層W1及
び絶縁層11上に、上述せる無電解化成処理と同様の無
電解化成処理番こ対し耐性を有し且配線層W1を外部に
臨ませる窓H12を有する例えばシリコン窒化物でなる
絶縁層B12を形成する(第1図F)。
び絶縁層11上に、上述せる無電解化成処理と同様の無
電解化成処理番こ対し耐性を有し且配線層W1を外部に
臨ませる窓H12を有する例えばシリコン窒化物でなる
絶縁層B12を形成する(第1図F)。
次にその絶縁層B12の表面上に1その絶縁層B12を
第1図人にて上述せる基板1上の絶縁層B1と見做した
態様を以って、第1図Gk示す如く、絶縁層B12上に
、配線層W1に窓H12を通じて連結せる。第1図Bに
て上述せる導電性層C1と同様の導電性層C12を、第
1図Bにて上述せると同様の工程で形成し、続いて!!
1図Hに示す如く、導電性層C12上に。
第1図人にて上述せる基板1上の絶縁層B1と見做した
態様を以って、第1図Gk示す如く、絶縁層B12上に
、配線層W1に窓H12を通じて連結せる。第1図Bに
て上述せる導電性層C1と同様の導電性層C12を、第
1図Bにて上述せると同様の工程で形成し、続いて!!
1図Hに示す如く、導電性層C12上に。
窓H12に対応する位置に於て、第1図Cにて上述せる
マスク層M1と同様のマスク層M12を第1図Cにて上
述せると同様の工程で形成し、続いて、第1図Iに示す
如く、第1図りにて上述せると同様の工程をとって、W
lに遵結せる。
マスク層M1と同様のマスク層M12を第1図Cにて上
述せると同様の工程で形成し、続いて、第1図Iに示す
如く、第1図りにて上述せると同様の工程をとって、W
lに遵結せる。
第1図りにて上述せる配線層W1に対応せる配線層連結
用層W12を形成すべく第1図りにて上述せる絶縁層1
1に対応する絶縁層112を形成し、続いてマスク層M
12を除去しく第1図J )、 lr<て配線層W1上
に於て配線層連結用層W12が絶縁層B12及び112
にて堀設されてなる構成の第1層目の埋込配線層連結用
層Q12を得る。
用層W12を形成すべく第1図りにて上述せる絶縁層1
1に対応する絶縁層112を形成し、続いてマスク層M
12を除去しく第1図J )、 lr<て配線層W1上
に於て配線層連結用層W12が絶縁層B12及び112
にて堀設されてなる構成の第1層目の埋込配線層連結用
層Q12を得る。
次にl11111目の埋込配線j一連結用層Q12の表
面即ち配線層連結用4W12及び絶縁層112上に、第
1図Fにて上述せる絶縁層B12と同様の、但し配fj
I層連結用層W12を外部に臨ませる窓H2を有する絶
縁層B2を、第1図人にて上述せる基板1上の絶縁層B
1に対応するものとして第1図人にて上述仕ると同様の
工程で形成する(第1図K)。
面即ち配線層連結用4W12及び絶縁層112上に、第
1図Fにて上述せる絶縁層B12と同様の、但し配fj
I層連結用層W12を外部に臨ませる窓H2を有する絶
縁層B2を、第1図人にて上述せる基板1上の絶縁層B
1に対応するものとして第1図人にて上述仕ると同様の
工程で形成する(第1図K)。
次にその絶縁層B2の表面上に、その絶縁層B2を第1
図人にて上述せる基板1上の絶縁層B1と見做した態様
を以って、−第1図りに示す如く、絶縁層B2上に、配
線層連結用層W12に窓H2を通じて連結せる* #I
t ’mA Bにて上述せる導電性層C1と同様の導
電性層C2を、第1図Bにて上述せると同様の工程で形
成し、続いてIs1図Mに示す如く、導電性層C2上に
、所要の配線パターンを1する。但し配線層連結用層W
12に対応する領域を覆って延長せる第1図Cにて上述
せるマスク層M1と同様のマスク層M2を、#N1図C
にて上述せると同様の工程で形成し、続いて纂1図Nk
示す如<% wt1図りにて上述せると同様の工程をと
って、配線層連結用層W12に連結せる。鶴1図りにて
上述せる配線層W1と同様の配線層W2を形成すべく第
1図りにて上述せる絶縁層11とP1様の絶縁層I2を
形成し、続いてマスク層M2を除去しく第1図O)、斯
くて絶縁層B2上に於て、配線層連結用層W12に連結
せる配線層W2が絶縁層12にて埋設されてなる構成の
第2層目の埋込配線層U2を得る。
図人にて上述せる基板1上の絶縁層B1と見做した態様
を以って、−第1図りに示す如く、絶縁層B2上に、配
線層連結用層W12に窓H2を通じて連結せる* #I
t ’mA Bにて上述せる導電性層C1と同様の導
電性層C2を、第1図Bにて上述せると同様の工程で形
成し、続いてIs1図Mに示す如く、導電性層C2上に
、所要の配線パターンを1する。但し配線層連結用層W
12に対応する領域を覆って延長せる第1図Cにて上述
せるマスク層M1と同様のマスク層M2を、#N1図C
にて上述せると同様の工程で形成し、続いて纂1図Nk
示す如<% wt1図りにて上述せると同様の工程をと
って、配線層連結用層W12に連結せる。鶴1図りにて
上述せる配線層W1と同様の配線層W2を形成すべく第
1図りにて上述せる絶縁層11とP1様の絶縁層I2を
形成し、続いてマスク層M2を除去しく第1図O)、斯
くて絶縁層B2上に於て、配線層連結用層W12に連結
せる配線層W2が絶縁層12にて埋設されてなる構成の
第2層目の埋込配線層U2を得る。
以下上述せると同様の工程を繰返し、第2層目の埋込配
線層U2上に醜2、第5・・・−・・・・層目の埋込配
線層連結用層Q25、C54・・・・・・・・・を順次
介して願次醜3、第4−・・・・・・・層目の埋込配線
層υ5,04−・−・・・・を得る・以上が半導体集積
−路装置の多層配線層を得る場合に適用せる本発明によ
る埋込配線層の形成法の一例であるが、斯る製法によれ
ば、半導体基板本体1を有する基板2上に、配線層W1
が絶縁層11にて埋込まれてなる纂1層目の埋込配線層
Ul、その埋込配線層U1上にその配線層W1に配線層
連結用層W12を介して連結せる配線層W2が絶縁層I
2にて埋込まれてなるJIm2層目の埋込配線層U2.
・−・−・・・を順次形成しているので、半導体集積回
路装置の多層配線層を得ているものであるが、この場合
埋込配線層U1.U2.−−−−=−・の夫々を、導電
性層(CI、C2・・・・・・・・・)上に配線パター
ンを有するマスク層(Ml、M2−−−−・・・・・)
を形成し、そる導電性層(CI、C2−・・−・・・−
)に対する無電解化成処理をなすという簡易な工程をと
って平坦化せるものとして容易に得ることが出来、従っ
て半導体集積回路装置の多層配線層を層数の大なるもの
として得てもその多層配置層を断線する慣れを有しない
ものとして容易に形成することが出来、又埋込配線層U
l、U2−・・−m−・の配線層W1 、 W2−−−
−−−−−−を、導電性層(C1゜C2・・・・・・・
・・)上に形成せるマスク層(Ml、M2・・・・・・
・−)のパターンを以って、自己整合的に微細に容易に
形成し得、従って基板を埋込配線層の為に不必要に大量
化せしめることな(、基板をより小型化し得るという大
なる特徴を有するものである。
線層U2上に醜2、第5・・・−・・・・層目の埋込配
線層連結用層Q25、C54・・・・・・・・・を順次
介して願次醜3、第4−・・・・・・・層目の埋込配線
層υ5,04−・−・・・・を得る・以上が半導体集積
−路装置の多層配線層を得る場合に適用せる本発明によ
る埋込配線層の形成法の一例であるが、斯る製法によれ
ば、半導体基板本体1を有する基板2上に、配線層W1
が絶縁層11にて埋込まれてなる纂1層目の埋込配線層
Ul、その埋込配線層U1上にその配線層W1に配線層
連結用層W12を介して連結せる配線層W2が絶縁層I
2にて埋込まれてなるJIm2層目の埋込配線層U2.
・−・−・・・を順次形成しているので、半導体集積回
路装置の多層配線層を得ているものであるが、この場合
埋込配線層U1.U2.−−−−=−・の夫々を、導電
性層(CI、C2・・・・・・・・・)上に配線パター
ンを有するマスク層(Ml、M2−−−−・・・・・)
を形成し、そる導電性層(CI、C2−・・−・・・−
)に対する無電解化成処理をなすという簡易な工程をと
って平坦化せるものとして容易に得ることが出来、従っ
て半導体集積回路装置の多層配線層を層数の大なるもの
として得てもその多層配置層を断線する慣れを有しない
ものとして容易に形成することが出来、又埋込配線層U
l、U2−・・−m−・の配線層W1 、 W2−−−
−−−−−−を、導電性層(C1゜C2・・・・・・・
・・)上に形成せるマスク層(Ml、M2・・・・・・
・−)のパターンを以って、自己整合的に微細に容易に
形成し得、従って基板を埋込配線層の為に不必要に大量
化せしめることな(、基板をより小型化し得るという大
なる特徴を有するものである。
向上連番こ於ては導電性層(CI、C2−−−−−・・
・・;。
・・;。
及びC12,C23−−−−一・・・)がムjである場
合の実施例につき述べたが、その導電性層はAI。
合の実施例につき述べたが、その導電性層はAI。
又は例えば人1−Bi合金轡のAIを含む合金を可とす
るも、無電解化成処理により化合酸化して酸化物となる
易酸化性材であればム!でな(でも良く、その他事発明
の精神を脱する仁となしに種々の変型変更をなし得るこ
と明らかであろう。
るも、無電解化成処理により化合酸化して酸化物となる
易酸化性材であればム!でな(でも良く、その他事発明
の精神を脱する仁となしに種々の変型変更をなし得るこ
と明らかであろう。
al1図A〜0は本il明による埋込配線層の形成法の
一例を示す順次の工程に於ける路線的断面図である。 図中2は基板、01.C2及びC12は導電性層、Ml
、M2及びMl2はマスク層%W1及びW2は配線層、
W12は配線層連結用層、11%I2及び112は絶縁
層、81.B12及びB2は絶縁層、H12及びH2は
窓を夫々示す。 出願人 日本電信電話会社 −封 < 1 Qロ ーコ 一 〇
一例を示す順次の工程に於ける路線的断面図である。 図中2は基板、01.C2及びC12は導電性層、Ml
、M2及びMl2はマスク層%W1及びW2は配線層、
W12は配線層連結用層、11%I2及び112は絶縁
層、81.B12及びB2は絶縁層、H12及びH2は
窓を夫々示す。 出願人 日本電信電話会社 −封 < 1 Qロ ーコ 一 〇
Claims (1)
- 基板上に導電性層を形成する工程と、咳導電性層上に配
線パターンを有するマスク層を形成する工程と、咳マス
ク廣をマスクとせる上記導電性層に対する無電解化成処
理によりm咳導電性層の上記マスク層下の領域による配
線層を形成すべく当該導電性層の上記マスク層下以外の
領域の絶縁化されてなる絶縁層を形成する工程とを含む
事を特徴とする埋込配線層の形成法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10252481A JPS584947A (ja) | 1981-06-30 | 1981-06-30 | 埋込配線層の形成法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10252481A JPS584947A (ja) | 1981-06-30 | 1981-06-30 | 埋込配線層の形成法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS584947A true JPS584947A (ja) | 1983-01-12 |
| JPS6244810B2 JPS6244810B2 (ja) | 1987-09-22 |
Family
ID=14329716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10252481A Granted JPS584947A (ja) | 1981-06-30 | 1981-06-30 | 埋込配線層の形成法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS584947A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5119164A (en) * | 1989-07-25 | 1992-06-02 | Advanced Micro Devices, Inc. | Avoiding spin-on-glass cracking in high aspect ratio cavities |
| US5192715A (en) * | 1989-07-25 | 1993-03-09 | Advanced Micro Devices, Inc. | Process for avoiding spin-on-glass cracking in high aspect ratio cavities |
| US5192714A (en) * | 1990-02-14 | 1993-03-09 | Kabushiki Kaisha Toshiba | Method of manufacturing a multilayered metallization structure in which the conductive layer and insulating layer are selectively deposited |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5232273A (en) * | 1975-09-03 | 1977-03-11 | Siemens Ag | Method of manufacturing flat conductor system for semiconductor integrated circuit |
-
1981
- 1981-06-30 JP JP10252481A patent/JPS584947A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5232273A (en) * | 1975-09-03 | 1977-03-11 | Siemens Ag | Method of manufacturing flat conductor system for semiconductor integrated circuit |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5119164A (en) * | 1989-07-25 | 1992-06-02 | Advanced Micro Devices, Inc. | Avoiding spin-on-glass cracking in high aspect ratio cavities |
| US5192715A (en) * | 1989-07-25 | 1993-03-09 | Advanced Micro Devices, Inc. | Process for avoiding spin-on-glass cracking in high aspect ratio cavities |
| US5192714A (en) * | 1990-02-14 | 1993-03-09 | Kabushiki Kaisha Toshiba | Method of manufacturing a multilayered metallization structure in which the conductive layer and insulating layer are selectively deposited |
| US5304510A (en) * | 1990-02-14 | 1994-04-19 | Kabushiki Kaisha Toshiba | Method of manufacturing a multilayered metallization structure in which the conductive layer and insulating layer are selectively deposited |
| US5470791A (en) * | 1990-02-14 | 1995-11-28 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
| US5654237A (en) * | 1990-02-14 | 1997-08-05 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6244810B2 (ja) | 1987-09-22 |
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