JPS5849925B2 - ジキテ−プシステム ニ モチイル エラ−ケンシユツ オヨビ テイセイソウチ - Google Patents

Description

【発明の詳細な説明】 本発明はチェック回路に関し、詳細には磁気テープシス
テムのデスキュー化（スキューを修正すル）ハツファ装
置に関連したエラー検出およびエラー訂正回路に関する
。

従来から、多数のチャンネルから文字を構成しているビ
ットを受取り出力レジスタにおいて文字に組立てて利用
装置へ転送するデスキュー化装置は知られている。

位相コード化技術を用いる如き高密度の記録システムに
おいては、各トラックまたはチャンネルからのビット信
号を別々に処理して記憶されている情報の再生を容易に
することも知られている。

このためにデスキュー化装置の一部として各チャンネル
に対し個々にタイミングまたは刻時回路が用いられた。

高密度の記録システムにおいては、再生処理中異なるチ
ャンネルの異なるタイミングあるいは刻時回路のタイミ
ングの不一致により、「超過スキュー」状態が生じ得る
。

すなわち、１つのチャンネルのデータビットが残りのチ
ャンネルの到着ビット速度より十分早く到着し、そのた
めそのチャンネルの記憶容量は不十分となる。

実際には、所定文字のすべてのビットが組上げられると
きを決定するのが残りのチャンネルの内の最も遅く到着
するチャンネルのビットであるので ２つのチャンネル
のビット速度に十分は不一致が存在しても良い。

勿論この条件は通常動作においては文字に応じて変わる
。

しかしながら、刻時あるいはタイミング回路が限界状態
で動作を開始すると「超過スキュー」状態が生じ得る。

従来のデスキュー化装置の１つは、デスキュー化装置の
レジスタ・ステージに文字ビットを転送する信号を利用
して１つ以上のチャンネノレにおいて生じるｌ−オーバ
ースキュー（超過スキュー）エラー状態」を検出する手
段を含む。

しかしながら、この方式は非同期転送動作にとって好ま
しいが、個々のクロツク回路を用いる高密度システムに
とっては好ましくない。

その主な理由は、各チャンネルからビットを転送するの
に使用する転送信号を共通タイミング装置から得なけれ
はならないからである。

更に重大なことは、従来の方式ではオーバースキューエ
ラー状態を伺んら訂正できないことである。

更に、従来の方式ではどのチャンネルがオーバースキュ
ー状態にあるかを指示できなかった。

別の従来のシステムは、各トラックあるいはチャンネル
内の位相エラーをモニターしかつパリテイエラーを検出
するために各バイトまたは文字をモニターする装置を用
いている。

２つのエラーが同時に起ると「不良トラック」（そのト
ラックまたはチャンネルには不良情報があるということ
）という表示がセットされる。

この方式はチャンネルが不良になったときを指示する装
置となるが、「不良トラック」状態はノイズの如きトラ
ンジェント状態により「不良」以前に表示され得る。

１つのチャンネルが不良トラックになってしまうと別の
チャンネルのエラーによりその記録期間においては訂正
は不可能である。

更にこの種の従来の構成では感知動作に関連した所定形
式のエラーを検出できるだけであって、デスキュー化動
作中の不良タイミングおよびデータ伝送に基づくエラー
状態を検出することはできない。

したがって本発明の目的は、多数の情報チャンネルの任
意のものに関連した装置の動作をモニターして動作の劣
化を検出する改良した装置を提供することである。

本発明の他の目的は、磁気テープシステムのデスキュー
化装置に含まれている複数チャンネルの任意チャンネル
の装置において起きるオーバースキュー状態を確実に検
出する装置を提供することである。

本発明の他の目的は、多数のチャンネルのどれかにおい
て検出したオーバースキュー状態を自動的に訂正する装
置を提供することである。

本発明の詳細な目的は、多数の情報チャンネルから情報
を自動的に検出し訂正する技術を提供することである。

要約すれば本発明は、磁気テープシステムのデスキュー
化装置の一部として含まれる検出および訂正装置に関連
して動作するモニター装置に在る。

好適な実施例ではデスキュー化装置は、各チャンネルに
対し複数対の記憶装置を含む。

更に各チャンネルは、チャンネル記憶装置へ転送される
データピットに所定のコード化を行う所定形式のエラー
状態がチャンネルに起きたことを検出する回路を含む。

このエラー状態は「ビット喪失」状態と称し、このよう
な状態の処理を行う装置は米国特許第３２１０９４号（
１９７３年１月４日米国出願）「チャンネルエラーの検
出および訂正手段を含むデスキュー化バツファ構成」に
開示されている。

本発明にしたがえ・は検出装置は、チャンネル記憶装置
を結合しておりそのチャンネルにおけるオーバースキュ
ー状態の発生を検出する手段を含む。

この状態が起きると上記手段は、インジケータ（指示器
）をセットしてそのチャンネルはすべての実用に関し不
良であることを指示させる。

このインジケータにより、デスキュー検出および訂正装
置の検出する所定コードがチャンネル記憶装置へ送られ
る。

その結果、「ビット喪失」の発生を訂正する同じ装置が
同じ方法で不良チャンネルからの情報を訂正する。

更に本発明にしたがえば同じチャンネルインジケータは
、ビット喪失状態が引続き所定回数起きたとき「不良チ
ャンネル」なる指示を出す。

この回数は、チャンネルクロック回路が入カパルスを受
取ることなく動作が可能でかつ入来データピットと同期
を維持できる期間に対応して選ばれる。

この回数の選定によりクロツク回路は経済的に作れると
共に確実に動作し得る。

このようにして本発明の装置は、チャンネルの故障が切
迫していることを示すに十分な期間不良状態が続いたと
きのみ「不良チャンネル」を指示する。

エラー状態の表示は記憶され、読出し動作を終了させ得
る診断用ハードウエアにより調査され得る。

エラー状態は訂正可能であるが、エラー状態の記録は、
チャンネルの故障ではないが劣化していることを指示す
るのに有用である。

本発明の装置は多数の別のエラー状態を検出し訂正する
装置と一部を共用できるので、本発明により信頼性が増
すと共にコストが低くなる。

図面において、第１図は本発明のエラー検出および訂正
装置を含む磁気テープシステムの読出部を示している。

このシステムは複数のチャンネル増幅回路１０ａ乃至１
０』を含み、各チャンネル増幅回路は対応した個数の読
出しヘッド回路から位相コード化情報信号を受取る。

本発明の目的に照らして、感知増幅回路１０ａ乃至１０
ｊは普通の構或で良く二進０および二進１を表わすパル
スを発生するように機能すれば良い。

詳細には感知増幅回路は位相コード化信号の正および負
のトランジションを感知するモノテあり、ビットセルの
中央に現われる正移行トランジションは二進１をビット
セルの中央に現われる負移行トランジションは二進０を
表示するものとする。

感知増幅回路は更に、引続く二進１の間および引続く二
進０の間に現われるトランジションも感知する。

このようにして各感知増幅回路は正および負のトランジ
ションをパルスに変換し、そのパルスはデ゛一夕１出力
端子とデータ０出力端子へ夫々供給される。

各チャンネルの感知増幅回路は母線１２を介して、各出
力端子からのデータ１パルスおよびデータＯパルスを各
入力としてブロック１４の対応する擬似クロック回路へ
供給する。

更にこれらパルスはデスキューバソファ部２０の第１レ
ジスタ２２から成るところのチャンネル用一対の入方記
憶装置へも供給される。

第１ａ図のブロック１４−２０乃至１４−２９に示され
ている擬似クロック回路１４は、本発明の目的に照して
普通の設計のもので良い。

例えば各擬似クロツク回路は、チャンネルから受取る人
力デークビットにしたがって周波数を調整される形式の
電圧制御発振回路を含み得る。

各擬似クロツク回路は、ビットセル期間の２５％点およ
ひ７５％点を規定する一群のパルスを発生するように動
作する。

信号ＲＳ２５１１０およびＲＳ ２ ５ ９ １ ０は
チャンネル１および９の２５％点を各々規定する。

同様に信号ＲＳ７５１１０およびＲＳ７５９１０はチャ
ンネル１および９の７５係点を各々規定する。

第１ａ図から明らかなように各擬似クロック回路は、回
路１４−１乃至１４−９の内の対応するものにより動作
可能とされる。

この動作可能化は最初は、磁気テープシステムに含まれ
ている回路（図示せず）が有効なデータ記録の開始を指
示したとき行われる。

このとき信号ＲＳＣＥＨＩＯは二進Ｏであり、データ記
録が終るまでそのままである。

ノイズ検出回路（図示せず）は有効データ記録の存在を
検出し、それにより信号ＲＳＣＥＲ １ ０は二進１状
態にされる。

この信号でＡＮＤゲート（例えばＡＮＤゲート１ ４−
１ ０ ）は条件づけられ、感知増幅回路の対応するも
のから「テータ１」パルスを受取ると回路１４−１乃至
１４−９の内の対応するものが、二進１に切換えられる
。

チャンネル１乃至９に対する「デーク１」パルス信号は
第１ａ図では信号ＲＳＰＩＩＩＯ乃至ＲＳＰ１９１０で
表わされている 回路１４−１乃至１４−９の夫々は、保持信号ＲＳ Ｃ
Ｅ １ １ Ｈ乃至ＲＳ ＣＥ ９ １ Ｈ（７）内の
対応するものが二進Ｏ状態にされるまでＡＮＤゲート（
例えばＡ． Ｎ Ｄゲー１−１，＄−１）により二進１
状態に維持される。

通常この動作は、入カゲートの１つ（例えばゲーＮ４−
１５）を介して供給される信号ＲＳＣＥＨＩＯが読出し
動作の完了時に二進１にされたとき起こる。

更に回路１４−１乃至１４−９の夫々は信号ＲｓｃＦ１
１ｏ乃至ＲＳＣＦ９１０の内の対応するものが二進１状
態にされたときリセットされる。

このリセット動作はチャンネル１および９の場合ゲー１
−１４−１４およびインバータ回路１４−１３とゲ゛一
１１ ４−１ ７およびインバータ回路１４ｉ６を介し
て夫々起こる。

リセット動作が起こると擬似クロック回路はクロック信
号を発生しなくなる。

第１ａ図において、ゲ゛−ト１４−１４の出カとゲート
ｌ４−１５の出力との接続点は「ワイヤード・オア」、
つまり、「オア」論理の接続を表わす。

同様にゲート１４−１０の出力とその下のゲートの出力
との接続点およびゲート１４−１７の出力とゲート１４
−１８の出力との接続点もそのような「オア」論理の接
続を表わす。

読出し動作の初期化期間の前半部において信号ＲＳ１５
Ｆ１０は二進０であり、これによって擬似クロツク回路
１ ４−２ ０〜１４−２９がデータ”１”出力端子か
ら供給される位相パルスに応答するのを禁止化する。

すなわち、初期化期間中に読出される前置部（プリアン
プル部）はデータ゛０′゛パルスから構成されるため、
データ゛１″出力端子からはデータパルスではなく位相
パルス（これは連続するテータ゛０′゛パルスの間に現
われるトランジションから生成される）が供給され、こ
れら位相パルスは擬似クロックパルスに作用しないよう
に強制される。

前置部の約半分が読出されると、信号ＲＳ １ ５Ｆ’
Ｉ Ｏが二進１に切換わり、これによって擬似クロック
回路は作動状態になってデータ記録部のデータ”１″パ
ルスに応答スる。

次にデスキューバソファ部２０について説明する。

第１ｂ図および第１ｃ図から明らかなよ・うに擬似クロ
ツク回路の対応するものにより発生されたクロック信号
は各バツファチャンネル回路のフロック２１および２
１−２ １に含まれている一対のフリツプフロツプに供
給される。

要約すればチャンネル１および２の擬似クロツク回路か
らのクロツク信号はフリツプフロツプ２１−２と２１−
１４および２１−２２と２ １−３ ４に夫々供給され
る。

クロツク信号ＲＳ７５１１０およびＲＳ７５２１０は、
システムクロック装置（図示せず）の発生した別のシス
テムクロック信号ＰＤＡに応答してフリツプフロツプ２
１−２と２１−２２を二進１状態（こ切換える。

この切換え動作はＡＮＤゲート２１−４および２ １−
２ ４により達成される。

これらのフリップフロツプはシステムクロック信号ＰＤ
Ａに応答してＡＮＤゲート２１−６および２１−２６を
介して各二進Ｏ状態ヘリセットされる。

本実施例で使用されるフリツプフロップはＤ型フリツプ
フロツプである。

すなわち、１つのデータ入力とクロツク入力とを有し、
クロツクパルスが入った時点でデータ入力が二進１状態
であれは二進１を記憶し、データ入力が二進０状態であ
れば二進Ｏを記憶する。

また各フリツプフロツプの入力側において、ゲート出力
間の接続点は「オア」論理の接続を表わすものであって
データ入力に接続され、システムクロツク信号ＰＤＡは
クロック入力に接続される。

例えば、第１ｂ図において、ゲ゛一ト２１−４の出力と
ゲ゛一１２１−６の出力との接続点は「オア」論理をと
ってフリツプフロップ２１−２のデータ入力に接続され
、システムクロツク信号ＰＤＡはフリツプフロツプ２１
−２のクロック入力に接続される。

同様にゲート２２−４、２２〜８の出力の接続点は「オ
ア」論理をとってフリツプフロツプ２２−２のデータ入
力に接続され、システムクロツク信号ＰＤＡはフリツプ
フロツプ２２−２のクロツク入力に接続される。

同様にフリツプフロツブ２１−１４と２１−３４は、ゲ
ート２１−１６および２１−３６の内の対応するものよ
り供給されるクロツク信号 ＲＳ２５１１０およびＲＳ２５２１０に応答して二進１
状態に切換わる。

これらフリツプフロツプのリセットはＡＮＤゲート２１
−１８および２１−３８により行われる。

これら入カフリップフロツプは、磁気媒体から得られる
同期せずに到着する２５％および７５％クロツクパルス
をシステムクロツクと同期したクロツク信号に変換する
ように動作する。

信号ＲＳ１５Ｆ１０が二進１にされると、第１ｂ図およ
び第１ｃ図に示してあるように一対のＡＮＤゲート２１
−８と２ １ −２ ８は信号ＲＳ７５１１ＳおよびＲ
Ｓ ７ ５ ２ １ Ｓをレジスタ２２の対になった入
力記憶装置へ供給する。

すなわち、ブロック２１および２ １−２ １内に含ま
れているラッチ（鎖錠）回路は７５％パルス信号に応答
して二進１に切換わり、それにより一対の入力ＡＮＤゲ
ート（チャンネル１の場合はＡＮＤゲー１− ２ ２−
４と２２−１６、チャンネル２の場合はＡＮＤゲート２
２−２４と２２−３６）を動作可能とし、信号ＲＳ１１
１０，ＲＳＰＯＩＩＯ，ＲＳＰ１２１０およびＲＳＰＯ
２１０の内の対応するものに応答して二進１に切換える
。

上述した米国特許願第３２１０９４号においても説明し
てあるように、フリツプ−フロツプ２２−２および２２
−１２の如き対になった入力記憶装置は、関連したラッ
チ回路がチャンネルにおけるビットの「脱落」発生を検
出したとき同じ二進１状態にされる。

最初に、フリツプフロツプ２２−２および２２−１２の
どちらも二進１状態に切換えられていないと２５％パル
スの発生よりＡＮＤゲート２２−６および２２−１４が
二進１状態に切換えられ、その結果、両入カフリツプフ
ロップは二進１状態へ切換えられる。

同様にフリツプフロツブ２ ２− ２ ２および２２−
３２は第１ｃ図から明らかな如＜ＡＮＤゲート２２−２
６および２２−３４の対応するものにより二進１状態へ
切換えられる。

レジスタ２２を構成している入カフリツプフロツプは、
次のバツファレジスタ（すなわち、レジスタ２４）の対
になったフリツプフロツプの対応するものが空にされる
（すなわち、クリヤーされる）と二進Ｏ状態にリセット
される。

詳細には、チャンネル１のフリツプフロツプ２４−２お
よび２４−１ ２が共に二進Ｏであれば（このとき反転
出力ＲＳＢＩＩＯＯとＲＳＢＯＩＯＯは共に二進１であ
る）、ＡＮＤゲ゛一トおよびインバータ回路２８−２は
信号ＲＳＭＢ１３０を二進Ｏに切換礼それによりＡＮＤ
ゲート２２−８および２２−１８を介してフリツプフロ
ツプはリセットされる。

同時に信号ＲＳＭＢ１３０により別のゲートおよびイン
バータ回路２８−４は信号ＲＳＭＢ１４０を二進１に切
換える。

この信号によりＡＮＤゲート２４−４および２４−１４
を介して対応するフリツプフロツプ２４−２および２４
−１２が動作可能となり、チャンネル１のフリップフロ
ツプ２２〜２および２２−１２にある情報を記憶する３
チャンネル１に関して述べたと同じような状態において
チャンネル２のフリップフロップ２２−２２および２
２− ３ ２は、ＡＮＤゲー１・およひインバータ回路
２９−２の発生する信号ＲＳＭＢ２３０に応答して二進
Ｏ状態にリセットされる。

同時に信号ＲＳＭＢ２４０がゲートおよびインバータ回
路２９−４により発生され、それによりフリップフロツ
プ２ ４ −２ ２および２ ４ −３ ２はチャンネ
ル２のレジスタ２２内フリツプフロツプに含まれている
情報を記憶することになる。

同様の情報転送は、レジスタ２６のチャンネルフリツプ
フロツプが空にされ二進０状態にクリャされるときレジ
スタ２４および２６のチャンネル記憶フリツプフロップ
θつ間で行われる。

要約すると、先行する段のフリツプフロツプ２６−２，
２６−１２が共に二進Ｏであれば（このとき反転出力Ｒ
ＳＣＩＩＯＯとＲＳＣＯ１００は共に二進１である）Ａ
ＮＤゲートおよびインバータ回路◆２８−６により信号
ＲＳＭＣ１３０が二進０状態にされる。

この信号によりフリップフロップ２４−２および２４−
１２はＡＮＤゲート２４−８−および２４−１８を介し
て夫々二進０状態にリセットされる。

次に別のゲートおよびインバータ回路２８−８により信
号ＲＳＭＣ１４０が二進１にされその結果フリツプフロ
ツプ２６−２および２６−１２はフリツプフロツプ２４
−２および２４−１２の内容を記憶することになる。

第１ｃ図から明らかなようにチャンネル２のフリツプフ
ロツプ２ ４−２ ２および２ ４−３ ２は信号ＲＳ
ＭＣ２３０を二進ＯにするＡＮＤゲートおよびインバー
タ回路２９−６により二進０状態にリセットされる。

同時に別のゲートおよびインバータ回路２９−８が信号
ＲＳＭＣ２４０を二進１にし、それによりフリツプフロ
ツプ２ ６−２ ２およぴ２ ６−３ ２はフリツプフ
ロツプ２４−２２お．．ｌ＝ひ２４−３２に記憶されて
いる情報を記憶することになる。

以上で明らかな如く、レジスタ２２．２４および２６の
間で上述したように情報が転送される度に、システムク
ロック信号ＰＤＡに応答して情報は各種レジスタにロー
ド（記人）される。

第１図のレジスタ２６およひ３ｏの記憶装置の間で情報
の転送が行われていないときは、一対の保持信号ＲＳＣ
ＩＨ３０およびＲｓＣｏＨ３ｏは二進１である。

これら信号は対応するフリップフロップを二進１状態に
維持する。

第１ｂ図および第１ｃ図から明らかなようにＡＮＤゲー
ト２ ６−６ ． ２ ６−１ ８，２６−２８．２６
−３６はチャンネル１および２０フリツプフロップに必
要な保持機能を達成する。

第１ｂ図から明らかなように、一対のゲート２８１２お
よび２１−１４からの信号と インバータ回路２８〜１
６とＡＮＤゲートおよび増幅回路２ １２ ０からの信
号は結合されて上記した信号ＲｆｆＣ Ｉ Ｈ ３ ０
およびＲＳＣＯＨ３０を発生する。

通常読出シ動作中信号ＲＤＲＲＤＯＯ．：！：ＲＳＲＤ
ＴＩＯは夫々二進Ｏおよひ二進１状態にある。

第１ｄ図に示す回路で発生される「完全文字合成信号」
ＲＳＡＦ３１０は、レジスタ２６に記憶されている情報
がレジスタ３０にロード（記入）されるときを除いて、
通常二進０である。

この信号は以下において説明するようにして発生される
。

上述した回路に加えて第１ｂ図および第１ｃ図は、チャ
ンネル１および２の記憶装置が共に情報を受取ったとき
およひどちらかのチャンネルが情報ビツ］・を落したと
きを第１図の残りの回路に知らせる回路を示している。

これら回路については米国特許第３２１０９４および第
３２０２２９号等に詳しく説明されているので、本明細
書では簡単に述べる。

ＡＮＤゲートおよび増幅回路２８−１０は信号ＲＳＭＣ
１３０およひＲＳＭＣ２３０が共に二進１であるとき信
号ＲＳＭＣＣ５Ａを二進１にする。

対応チャンネルのレジスタ２６の記憶フリップフロツプ
のどれかが二進１に切換えられると信号ＲＳＭＣ１３０
およびＲＳＭＣ２３０は二進１にされる。

したがって、第１ｄ図の回路へ送られる信号ＲＳＭＣＣ
５Ａの状態は両チャンネル１および２が情報を記憶して
いることを知らせる。

チャンネル１または２が情報ビットを落したことを表示
する信号は、ＡＮＤゲート２８−３０およびインバータ
回路２ ８−３ ２とゲートおよびインバータ回路２８
−３４および２ ８−３ ６により発出される。

すなわち、フリツプフロップ２６−２および２６ｉ２が
そのチャンネルにおいてビット脱落が発生したことを表
示する「二進１」を記憶しているとき、ＡＮＤゲートお
よび増幅回路２ ８−３ ０は信号ＲＳＤＢ１３０を二
進１にする。

同様に第１ｃ図のＡＮＤゲート２９−１０は、フリツプ
フロツプ２ ６−２ ２および２６−３２が共に二進１
でチャンネル２内にビット脱落が発生したことを表示し
ているとき、信号ＲＳＤＢ ２ ３ ０を二進１にする
。

チャンネル１およびチャンネル２が共に情報ビットを落
しているとき、ＡＮＤゲートおよびインパータ回路２
８−３ ２は信号ＲＳＭＤＢ４Ａを二進０にする。

したがって、１つのチャンネルだけが情報ビットを落し
ているときは信号ＲＳＭＤＢ４Ａは二進１である。

チャンネル１が情報ビットを落していないときはゲート
およびインバータ回路２ ８−３ ４は信号ＲＳＤＢ１
４０を二進１にする。

チャンネル１もチャンネル２も共に情報ビットを落して
いないときはＡＮＤゲートおよび増幅回路２ ８−３
６は信号ＲＳＳＤＢ４Ａを二進１にする。

これら信号は第１ｄ図の検出回路およびレジスタ３０へ
送られ、チャンネル１内の脱落ビットを訂正するために
使用される。

次に第１ｅ図のオーバースキュー検出およびチャンネル
故障記憶回路について説明する。

本発明にしたがえば、オーバースキュー状態を検出し、
かつチャンネルが所定個数の引続くビットを落したこと
を検出する追加の検出回路が各チャンネルに含まれる。

第１ｂ図および第１ｃ図から明らかなように、これら検
出回路は図面のブロック４１および４２に含まれている
。

各チャンネルの検出回路は第１ｅ図に詳しく示してある
。

この図面において検出回路４１−２および４２−２は夫
々ゲートおよびインバータ回路を含む。

各チャンネルのゲートおよびインバータ回路（例えば回
路４１−６および４２−６）は、レジスタ２２の記憶フ
リツブフロツプが情報を記憶しているとき、その出力端
子を二進１にする。

すなわち第１ｂ図のフリツプフロツプ２２−２または２
２〜１２のどれかが二進１を記憶しているとき信号ＲＳ
ＯＳ１５０は二進１である。

すなわち、フリツプフロツプ２２−２および２２−１２
に含まれている情報がレジスタ２４に記憶されていない
ときとは、後続フリツプフロツプがクリヤーされていな
いことを意味している。

（パルス信号ＲＳ７５１１Ｓが二進１にされることによ
り表示される）次のビットインターバルの開始前に、こ
れらフリツプフロツプが信号ＲＳＣＩＨ３０およびＲＳ
ＣＯＨ３０により二進Ｏ状態にクリヤーされていないと
、検出回路のゲ゛一トおよびインバータ回路はその出力
端子を二進１状態にして、チャンネル内にオーバースキ
ュー状態が発生したことを知らせる。

第１ｅ図から明らかなように、ゲートおよびインバータ
回路４２−６はチャンネル１の回路と同じに構成されて
おり、同じように動作して、チャンネル２にオーバース
キュー状態が検出されると信号ＲＳＯＳ ２５０を二進
１にする。

オーバースキュー検出回路４１−２および４２−２は夫
々、チャンネル内の一時的ハードウエアの故障を表示す
るためのチャンネル故障表示フリップフロツプを共用し
ている。

詳細には、各チャンネルは更に３つの直列接続の同期フ
リツプフロツプを含み、これらフリツプフロツプはチャ
ンネル毎にチャンネル内に発生する引続いたビット脱落
をカウントするように動作する。

チャンネル１においてはフリツプフロツプ４１−１０乃
至４１−１２は図示した構成の関連したＡＮＤゲート回
路４１−１３乃至４１−１７と協働して、引続く文字ま
たはバイト情報を処理しているとき生じた弓続くビット
脱落の回数をカウントする。

すなわち第１フリツプフロツプ４１−１０は、完全な１
バイトまたは文字のビットがレジスタ２６において組合
されたとき（すなわち信号ＲＳＡＦ３１０は二進１であ
る時）二進１に切換わり、検出回路はＡＮＤゲート２８
−３０を介してチャンネル１におけるビット脱落の発生
を知らせる（すなわち信号ＲＳＤＢ１ ３０は二進１と
なる）。

フリップフロツプ４１−１０は信号ＲＳＣＩＨ３０が二
進１にとどまっているかぎりＡＮＤゲート４１−１４に
より二進１状態に保持される。

第１ｂ図から明らかなようにこの信号は、信号ＲＤＲＲ
ＤＯＯが通常二進０であるのでゲー１−２８−１４によ
り信号ＲＳＡＦ３１０が二進１にされるまで、二進１に
とどまる。

フリツプフロツプ４１−１１は、フリツプフロツプ４１
−１０が二進１状態にある場合に信号ＲＳＡＦ３１０が
再び二進１にされると、二進１状態に切換わる。

このフリツプフロツプは信号ＲＳＣＩＨ３０が二進１で
あるかぎり二進１状態にとどまる。

フリツプフロツプ４１−１２は、両フリツプフロツプ４
１−１０および４ １ −１ １の二進１状態で規定さ
れるチャンネル内における第３のビット脱落が生じると
、二進■状態に切換ゎる６両フリツプフロップは、信号
ＲＳＣＩＨ３０が二進１であるかぎり二進１にとどまり
、この信号は引続き組合される文字と文字の間のインタ
ーバル中二進１である。

このようにすることにより、弓続くビット脱落発生の検
出が確実に行われる。

二進１状態に切換えられるとフリップフロップ４１−１
２は、クリヤー信号ＲｃＩｃＬ１７ｏが二進Ｏにされる
まで二進１状態にとどまる。

このクリヤー信号が二進Ｏになるのは各読出し動作の始
めである、換言すれば、読出し動作が完了すると切換え
が行われる。

チャンネルにおける数個の引続くビット脱落の発生また
はオーバースキュー状態の発生の場合、チャンネル故障
フリップフロップ４１−１２は二進１状態に切換わり、
そのチャンネルが１不良」であることを知らせる。

第１ｂ図から明らかなように、フリップフロップ４１１
２の二進１出力端子は一対のゲート２４−６および２４
−１０を介してレジスタ２４の記憶フリップフロ゛ツプ
ヘ別の入力として供給される。

これにより両フリップフロツプは二進１状態へ切換えら
れ、上述したようにチャンネルからの情報の自動検出お
よび訂正が可能となる。

更にフリツプフロツプ４１−１２の二進１端子はチャン
ネル１の擬似クロック回路へ入力として供給される。

詳細には第１ａ図を参照して明らかなように、信号ＲＳ
ＣＦ１１０はゲート１４−１４を介してインバーク回路
１ ４−１ ３へ供給される。

信号ＲＳＣＦＩＩＯが二進１にされると、それにより信
号ＲＳＣＥＩＩＨは二進Ｏになりラッチ回路１４−１を
リセットする。

上述したようにこれによりクロツク可能化信号ＲＳＣＥ
１］．０は二進０になり、擬似クロック１ ４−２ ０
は更にクロック信号を発生するのを禁止される。

チャンネル１に関して説明したと同じようにして、第１
ｅ図のチャンネル２のフリップフロップ４２−１０乃至
４２−１２はチャンネル２において起きる引続くビット
脱落をカウントし ビット脱落の発生時にフリツプフロ
ツプ４２−１２を二進１状態にする。

フリップフロップ４２１０および４２−１２の各々は第
１ｃ図のＡＮＤゲートおよび増幅回路２１１０からの信
号ＲＳＤＢ ２ ３ ０を受取る。

更に、フリップフロップ４２１０および４２−１１は信
号ＲＳＡＦ３１０を受取り、信号ＲＳＣＩＨ３０が二進
０にされると二進０状態にリセットされる。

上述したようにこの動作は、後述する第１ｄ図の回路に
より完全な１文字のビッ１・がレジスク２６において組
合されたことが検出されると起こる。

次に第１ｄ図の検出および訂正部を説明する。

これらのセクションは上述した米国特許願において開示
されている。

すなわちセクション３２は９個のチャンネルのどれかか
ら二進１または二進０ビットのどちらが脱落したかを検
出する。

このセクションはパリティ発生回路３２−２を含み、こ
の回路は、レジスタ２６を構成してぃる各対のチャンネ
ルフリップフロップの「テータ１」記憶フリツプフロツ
プに記憶されている文字またはバイトのビット信号を受
取る。

回路３２−２は普通の方法でバイト信号に対する奇パリ
ティピット信号を発生し、発生したパリテイ信号をチャ
ンネル９のデータ１出力信号ＲＳＣＬ９１０と比較し、
チャンネルのどれかから二進１ビットが脱落していると
きＡＮＤゲートおよび増幅回路３２−４を二進０状態に
する。

逆に、どれからチャンネルから二進０ビットが脱落して
いるときは回路３２−２は回路３２−４を二進１状態に
する。

ゲートおよびインバータ回路３２−６は文字または垂直
パリティエラー信号（回路３２−２により発生される。

）を反転しそれをレジスタ３０へ入力として供給する。

チャンネルから二進１または二進Ｏビットが落ちている
ことを表示するパリテイエラー信号ＲＳＶＰＥ２０の状
態は、レジスタ２６から情報がレジスタ３０ヘロードさ
れるトキ適切な訂正を行うために使用される。

セクション３２は更に図示の如く接続した複数のＡＮＤ
回路３２−１０乃至３２−１９を含む。

これら回路は各チャンネル回路の発生したビット脱落信
号を受取り、増幅回路３２−２１を介して信号ＥＲＭＤ
ＲＯＯを二進１にして、１つのビットだけがバイトまた
は文字から脱落したことを表示させる。

すなわちＡＮＤゲート３２−１０は、チャンネル１乃至
４のどれにおいてもビット脱落が生じなかったとき二進
１出力信号を発生する。

同様にＡＮＤゲート３２−１１は、チャンネル５乃至８
のどれにおいてもビット脱落が生じなかったとき二進１
信号を発生する。

これらゲートからの出力信号はＡＮＤゲート３２−１２
において結合され、チャンネル１乃至８のどれにおいて
もビット脱落が生じなかったとき信号ＥＲＭＤＲＯＯを
二進１にする。

ＡＮＤゲート３２−１４および３２ｉ５の如き他のＡＮ
Ｄゲートは１つのチャンネルがビット脱落エラーを検出
したとき二進１信号を発生する。

ＡＮＤゲート３２−１３および３２−１８は、最初の４
チャンネルまたは後半の４チャンネルのどれかにおいて
ビット脱落エラーが生じたとき二進１出力信号を発生す
る。

２つ以上のビット脱落エラーが生じると、その結果増幅
回路３ ２−２ １は信号ＥＲＭＤＲＯＯを二進Ｏにし
、それによりゲートインバータ回路３ ２−２ ３は複
数ビット脱落エラー信号ＥＲＭＤＲ１０を二進１にする
。

この信号はＡＮＤゲー１− ３ ２−２ ５を介して複
数ビット脱落記憶フリツプフロツプ３ ２−２ ７へ供
給される。

信号ＲＳＡＦ３１０が二進１になり各チャンネルからの
ビットが１つの完全な文字またはバイトに組合されたこ
とを表示すると、複数ビット脱落記憶フリツプフロツプ
３２−２７は二進Ｏから二進１状態に切換わる。

信号ＥＲＭＤＲＩＳおよびＥＲＭＤＲＯＳはエラー記憶
回路（図示せず）と共に第１ｆ図の回路へも送られる。

ゲートおよびインバータ回路３ ２−２ ９とＡＮＤゲ
ート回路３２−３１は、信号ＲＣ Ｉ ＣＬ ４ ０を
二進Ｏにするクリヤー信号に応答してフリツプフロツプ
３２−２７を二進Ｏ状態にリセットする。

第１ｄ図から明らかなように、Ａレジスタ回路３０は複
数のフリツプフロツプ３０−１乃至３０−９を含む。

これらフリツプフロツプはレジスタ２６で組合され「ス
キューを戻された（テスキューされた）文字」を記憶す
る。

次にこの文字またはバイトはＡレジスタから装置の残り
の部分へ転送され、更に中央処理ユニットまたは他の利
用装置へ送られることになる。

好適な実施例では入力ＡＮＤゲート回路３０−１ ０乃
至３（１−１５はＡレジスタフリップフロツプの対応す
るものに結合しており、本発明の装置の検出した他のエ
ラー状態と共にビット脱落エラーに対する実際のエラー
訂正を実行する。

これらゲート回路の夫々は、ビット脱落の発生を表示す
るところの各チャンネル回路からの制御信号に応答する
ように接続されている。

これら制御信号に応答して上記回路はＡレジスタの各フ
リツプフロツプを条件づけて、パリテイ信号ＲＳＶＰＥ
２０の状態にしたがって各チャンネルのデータ１フリッ
プフロツプからの情報を正しい値をロード（記入）させ
る。

第１ｄ図から明らかなようにレジスタ３０の各フリツプ
フロツプはゲート回路３０−１０の如き第１ゲートを有
し、このゲート回路は信号ＲＳＶＰＥ２０が二進１であ
るとき信号ＲＤＡＯＳＩＯを受取る。

この信号ＲＳＶＰＥ２０＆−１各チャンネルのフリツプ
フロツプ対の少くとも１つが二進１状態に切換えられる
ことにより表示されるところの（すなわち信号ＲＳＭＣ
Ｃ５Ａ乃至ＲＳＭＣＣ５Ｅが二進１であることにより表
示されるところの）完全な文字がレジスタ２６において
組合されると、フリツプフロップ３０−２０からの信号
ＲＳＡＦ３１０に応答して発生される。

通常信号ＲＣＲＨＤ３０は、マーカー信号ＲＤＡＯＭＯ
Ｏが二進１であるときの読出し動作中二進１である。

ＡＮＤゲート３ ０−２ ５は引続くシステムクロツク
信号ＰＤＡに応答してフリツプフロツプ３０−２０を二
進Ｏにリセットする。

信号ＲＤＡＯＳＩＯが二進１になると、それによりビッ
ト脱落エラーを起こしているチャンネルの入力ゲートの
第１のものは、関連するフリツプフロツプにそのチャン
ネルのデータ１フリツプフロツプに記憶されている二進
１情報をロードさせる。

同時にそのフリツプフロツプに関連した第２ゲートはフ
リツプフロツプのデータ１内容を転送するのを禁止され
る。

チャンネルが情報ビットを落したことを示す信号は第２
ＡＮＤゲートを禁止（閉じ）させるのに使用される。

チャンネル１の場合この信号は信号ＲＳＤＢ１４０に対
応する。

チャンネルが二進１または二進Ｏのどちらを落したかを
示す信号ＲＤＡＯＳＩＯを発生するのに使用されたパリ
テイエラー信号の状態はそのチャンネルに対するデータ
１フリツプフロツプからの二進１を選択的にレジスタ３
０の対応フリツプフロツプにロードするのに使用される
。

このようにして最小回路素子を用いて、チャンネル内で
のビツト脱落の発生に対する訂正が効果的に達成ざれる
。

この理由により本発明のエラー訂正装置は、異なるエラ
ー状態を「ビット脱落エラー」状態である如く見せるこ
とにより同じ訂正装置を利用している。

１つのチャンネルが「不良」と検出されると、その特定
チャンネルで引続き処理される情報は、第１ｅ図の訂正
回路で訂正されるべきであることがコード化（符号化）
される。

上述したようにコード化は、そのチャンネルのチャンネ
ル故障回路でレジスタ２４のチャンネルフリップフロツ
プの対応する対のフリツプフロツプを二進１状態にする
ことにより達或される。

チャンネル故障表示回路により発生された制御信号は、
第１ａ図の擬似クロツク回路に送られると共に第１ｆ図
のチャンネル故障エラー回路へ送られる。

次に第１ｆ図のチャンネル故障エラー回路４３を説明す
る。

第１ｆ図から明らかなように、チャンネルエラー回路は
パリテイ発生回路４３−２を含み、この回路４３−２は
各チャンネルエラー表示器から出力信号（すなわち信号
ＲＳＣＦ１１０乃至ＲＳＣＦ８１０）を受取る。

パリテイ発生回路４３−２はチャンネル９のエラー回路
から信号を受取り、この信号はゲートおよびインバータ
回路４３−４で反転される。

パリテイ発生回路４３−２はチャンネルエラー信号が発
生されていないとき二進Ｏ出力信号を発生する。

チャンネルエラー信号の場合にはパリテイ発生回路４３
−２は二進１出力信号を発生し、この信号はＡＮＤゲー
トおよび増幅回路４３−６において「非」複数ビットエ
ラー信号ＥＲＭＤＲＯＳと結合される。

ＡＮＤゲートおよび増幅回路４３−６は検出したエラー
が訂正可能のエラー状態であるとき信号ＥＲＣＦＥＩＯ
を二進１にする。

すなわち１つのチャンネルだけが一時的不良であると決
定されると、かつ複数エラ→≦検出されないと、このこ
とを表示する信号がエラー記録回路（図示せず）へ送ら
れる。

この記憶回路は読出し動作の完了または終了時に間会せ
られ得る。

その後このエラー信号は、１つのチャンネルは機能不良
で動作しているが完全な故障でないこと（すなわちエラ
ーは訂正され得ること）を表示するのに使用できる。

上述したようにこの構或により、情報が訂正不能で再現
できないような実際の故障に先立って予想診断と予防保
守を行うことか可能となる。

次に好適な実施例の動作を説明する。

まず第２図には、チャンネル１と別のチャンネル「Ｘ」
と間でオーバースキュー状態が生じたとき第１ａ図乃至
第１ｅ図の回路により発生される各種信号が示してある
。

この例ではチャンネル１とチャンネルＸが一連の二進１
ビットを処理していると仮定する（波形ａｌ，ａ２およ
びｂｌ ，ｂ２を参照）。

この情況において、チャンネル１およびチャンネルｒＸ
Ｊに対する感知増幅回路は波形ａ１およびｂ１のパ／Ｌ
ｚス、信号ＲＳＰ１１１０およびＲＳＰＩＸＩＯを発生
する。

更に感知増幅回路はそのデータＯ出力端子に波形ａ２お
よびｂ２のパルス、信号ＲＳＰＯＩＩＯおよびＲＳＰＯ
ＸＩＯ、を発生する。

後者のパルスは位相情報ビットを成しており、記録媒体
上において負移行トランジション（遷移）として現われ
る。

各ビットインターバル中チャンネル１およびチャンネル
ｒＸＪに対する擬似クロック回路はタイミングハルス信
号 ＲＳ２５１１Ｓ，ＲＳ７５１１Ｓ，ＲＳ２５ＸＩＳ
，ＲＳ７５ＸＩＳを発生する。

これら信号は第２図の対の波形ａ３ ，ａ４およびｂ３
，ｂ４に相当する。

パルス信号ＲＳ７５１１ＳおよびＲＳ７５ＸＩＳの夫々
は対応する増幅回路（第１ｂ図の増幅回路２１−１２）
を二進１に切換え、それにより信号ＲＳＡＲ１３０およ
びＲＳＡＲＸ３０の対応するものが二進１になる。

これら信号の夫々は情報を読出すビットインターバルの
開始を規定し、このビットインターバル中に生じるパル
スは入力フリツプフロツプの対応するもの（チャンネル
１ではフリツプフロツプ２２−２および２ ２−１ ２
）を二進１状態に切換える。

ここで、処理されている情報の第１ビットが波形ａ１お
よびｂ１の第１パルスに相当すると仮定する。

したがってチャンネル１の場合には、第２図の波形ａ６
およびａ７で示してあるようにこのパルスに応答して信
号ＲＳＡＲ１３０はフリツプフロツプ２２−２だけを二
進１状態に切換える。

同様に、チャンネルｒＸＪに対する対応する１つのフリ
ツプフロツプは第２図の波形ｂ６およびｂ７により示さ
れているように二進１状態に切換えられる。

チャンネル１の場合フリツプフロツプ２２−２および２
２−１２の「１０」なる内容は、第２図の波形ａ８およ
びａ９で示してあるようにチャンネル１のフリップフロ
ップ２４〜２および２４−１２の次の対へ転送されロー
ドされる。

１つのシステムクロツクパルスＰＤＡの後、フリップフ
ロップ２４−２および２４−１ ２の「１０」なる内容
は、第２図の波形ａ１０およびａｌｌにより示されてい
るようにチャンネル１のフリツプフロツプ２６−２およ
び２６−１２の最後の対にロードされる。

同様の一連の動作はチャンネルｒＸＪに関しても行われ
る。

すなわち最初の対のフリップフロップの「１０」なる内
容は波形ｂ８およびｂ９で示してあるようにチャンネル
ｒＸＪの次の対のフリツプフロツプにロードされる。

１クロックパルスの後、「１０」なる内容は波形ｂ１０
およびｂ１１で示してあるようにチャンネルｒＸＪの最
後の対のフリツプフロツプにロードされる。

完全な文字が組合されたと仮定すると、信号ＲＳＡＦ３
１０は二進１に切換わり、それにより信号ＲＤＡＯＳＩ
Ｏは二進１に切換わる。

その後レジスタ３０のステージ？Ｊ組合された文字が利
用装置へ転送されたとき次のピットセルインターバルの
前に二進０にリセットされる。

このことは第２図の波形ａ１４：ｂよびｂｌ２で示して
ある。

これにより、レジスタ２６に組合された文字は第１ｄ図
のレジスタ３０へ転送される。

第１ｂ図から明らかなように、第２図の波形ａ１０乃至
ａ １ ２ ，ｂ １ ０およびｂ１１により信号ＲＳ
ＣＩＨ３０およびＲＳＣＯＨ３０はステージをクリヤー
する。

次に、バツファセクションは、第２図の波形ａ１および
ｂ１のパルス２に相当する第２ビット情報の処理を開始
する。

同様な一連の動作が実行される。

しかしながら波形ａ１０から明らかなように、波形ａ１
２で示してあるように完全な文字のすべてのビットがレ
ジスタ２６においてまだ組合されていないのでフリツプ
フロップ３ ０ −２ ０は二進０状態にとどまってい
る。

すなわち、信号ＲＤＡＯＳＩＯはＡレジスタ２０が文字
のすべてのビットを記憶していることを表わす二進１状
態にまだ切換えられていない。

この意味するところは、チャンネル１の回路で処理され
ている情報ビットが残りのチャンネル（特にチャンネル
「Ｘ」）で処理されているビットより非常に早い速度で
到着しているということである。

このことは波形ａ１とｂ１を比べれば明らかであろう。

勿論ここでは、チャンネルｒＸＪが、ビットの到着及び
レジスタ２６への記憶が最も遅いものであるところのチ
ャンネルに相当するものと仮定している。

上述したように特定チャンネルはデータ記録の通常の処
理中変化し得る。

しかしながら上記例示では、チャンネル１の擬似クロッ
ク回路はチャンネル１と残りのチャンネルの１つ（ここ
ではチャンネル「Ｘ」）との間のビット到着速度の最大
差異を起えるほど限界状態において動作しており、デス
キューバソファセクション２ｏの最大記憶容量を超える
状態にあると仮定している。

上記例示の説明を続けると、チャンネルｒＸＪに対する
フリップフロップの入カ対の第２ビット内容はレジスタ
２４のフリップフロツプの対応する対にロードされ、次
にレジスタ２６の対応フリツプフロツプにロードされる
。

これらの動作は第２図の波形の対ｂ６，ｂ７句屈ｂ１ｏ
，ｂ１１により示されている。

完全な文字のビットがレジスタ２６において組合される
と、第１ｄ図のフリップフロツプ３ ０−２ ０は再び
信号ＲＳＡＦ３１０を二進１にする。

その結果、保持信号ＲＳＣＩＨ３０およびＲＳＣＯＨ３
０は二進０にされ、レジスタ２６の対のフリツプフロッ
プはリセットされる。

レジスタ３０のフリップフロップ３ｏ−１乃至３０−９
は、第２図の波形ａ１４およびｂ１２で示してあるよう
に次のインターバルの前に二進０状態にリセットされる
。

第２図から明らかなようにチャンネル１の感知増幅回路
からの第３パルスは上述したと同じ方法で処理される。

波形ａ１０から明らかなようにフリツプフロツプ２６−
４および２６−４が二進０にクリヤーされるとすぐに、
フリップフロップ２４−２および２４−１２に記憶され
ている第３パルスを表わす情報はフリップフロップ２６
−２および２６−１２にロードされる。

同様に、チャンネル「Ｘ」の感知増幅回路で感知された
第３パルスは上述した方法で処理される。

チャンネル１とチャンネルｒＸＪとの間の速度の不一致
により、チャンネル１の感知増幅回路で感知された次の
第４パルスは処理されてフリップフロツプ２６−２およ
び２６−１２の一方に記憶される。

第４パルスは波形２１０で示してあるように記憶された
ままである。

これに続いて、チャンネル１の回路により感知される第
５パルスはフリップフロツプ２４−２および２４−１２
の一方に記憶され、波形ａ８で示すように記憶されたま
まとなる。

次のビットインターバル中チャンネル１の回路は第６パ
ルスを供給し、このパルスはフリツプフロツプ２２−２
および２２ｉ２の一方に記憶される。

これは波形ａ６で示してある。次のパルス信号ＲＳ７５
１１Ｓで規定されるチャンネル１に対する次のビットイ
ンターバルの開始時に、第１ｅ図のブロック４１のチャ
ンネル１オーバースキュー検出回路が動作して第１ｅ図
のチャンネル故障フリツプフロツプ４１１２を二進１状
態へ切換える（第２図の波形ａ１６参照）。

この動作の理由は、レジスク２２の１つのフリツプフロ
ツプ（すなわちフリップフロップ２２−２ ）がまだ二
進ｌ状態にあってチャンネル１のバッファレジスタのす
べてがいっぱいになっており次のデータピットに対し記
憶容量が不十分であることを表示しているからである。

信号ＲＳＣＦＩＩＯが二進１状態に切換ねるとすぐに、
フリツプフロツプ２４−２および２４１２は共に二進１
状態に切換ねる（波形ａ８およびａ９参照）。

実行された情報のコード化によりオーパスキュー状態は
、以下に述べるように第１ｄ図の訂正回路に通知される
。

更に信号ＲＳＣＦ１１０は、第１ａ図のチャンネル１用
擬似クロツク回路１４−２０が更にクロツク信号を発生
するのを禁止する。

これは第２図の波形ａ３およびａ４に現われる「点線」
で表わしてある。

上述したようにクロツク回路の禁止化は、保持信号ＲＳ
ＣＥＩＩＨを二進Ｏにして町能化信号ＲＳＣＥＩＩＯを
二進Ｏにした結果起こる。

このようにしてチャンネル１はオーバースキュー状態の
結果として「不良トラック」とされる。

更に波形ａｌ７およびａ１８から明らかなように、チャ
ンネル１の回路はフリップフロツプ２６−２および２６
−１２の状態に応答して動作し、信号ＲＳＤＢ１３０お
よびＲＳＤＢ１４０を夫々二進１および二進Ｏにしてビ
ット脱落の発生を知らせる。

第１ｄ図を参照して明らかなように信号ＲＳＤＢ１４０
はＡＮＤゲート３０−１１が二進１をフリツプフロツプ
３０−１にロードするのを禁止する。

チャンネル１に対するフリツブフロツプ２６−２が上記
文字に対しては二進１を記憶しているべきであるので、
組合された文字から二進１ビットがチャンネル１により
脱落していることを知Ｓせるパリティエラー信号ＲＳＶ
ＰＥ２０により、信号ＲＤＡＯＳＩＯは二進１にされる
。

その結果、レジスタ２６のチャンネル１用フリップフロ
ップに記憶されている二進１信号はレジスタ３０−１に
ロードされる。

この動作は第２図の波形ａ１４で示してある。

明らかな如く、チャンネル１においてオーバースキュー
状態が検出されているときになおチャンネル１の回路が
二進Ｏビットを処理しているときは、二進０がフリップ
フロツプ３０−１にロードされる。

このようになるのは、信号ＲＳＶＰＥ ２０が二進Ｏで
信号ＲＤＡＯＳＩＯを二進０にするだろうからである。

上述から明らかなように、チャンネルのオーバースキュ
ー検出回路がオーバースキュー状態を検出されたチャン
ネルの記憶装置を介して情報が転送されるのを一度モニ
ターしてしまうと、検出回路は関連したチャンネルの故
障フリツプフロップを二進１にする。

この結果、チャンネル内のビット脱落検出回路により検
出されシステム内の別の訂正回路により訂正されるよう
に、チャンネル内の引続き処理される情報はコード化さ
れる。

更にそのチャンネルの擬似クロツク回路は禁止され、残
りの記憶に対しチャンネルは不良トラックとされる。

更に、チャンネル故障フリップフロツプの信号は第１ｆ
図の回路へ供給される。

上記説明で、レジスタ２６において組合された文字にお
いて唯１つのエラーが発生しそのエラーは上述したオー
バースキュー状態によるものであると仮定しているので
、第１ｆ図の回路によりＡＮＤゲートおよび増幅回路４
３−６は二進１にされる。

すなわち、パリテイ発生回路４３−２は二進１出力信号
を発生し、複数エラーが存在しないので信号ＥＲＭＤＲ
ＯＳは二進１である。

ＡＮＤゲートおよび増幅回路４３−６の発生する信号Ｅ
ＲＣＦＥ１０はエラー記憶回路へ送られ、そのチャンネ
ルは限界動作状態にありそのチャンネルで処理されてい
る情報は訂正されつつあることを表示する。

更にチャンネル回路は、引続くビット脱落エラーが所定
回数チャンネルにおいて発生し、そのチャンネルは限界
状態で動作していることを検出する装置を含む。

このような状態が発生すると、そのチャンネルのチャン
ネル故障フリップフ口ツプは再び二進１に切換えられ、
そのチャンネルで処理された情報をコービ化され上述し
たようにして訂正される。

第３図は、必要（最低）回数の引続くビット脱落エラー
が発生したときのチャンネル１の回路動作を表わす波形
を示している。

ここでチャンネル１の感知増幅回路が情報「１ １ １
０Ｊを処理すべきであると仮定する。

この情報は第３図の波形ａおよびｂのパルスで表わされ
ている。

第３図から明らかなように、第１二進１ビットは上述し
たと同じ方法で処理される。

すなわち、このビットはチャンネル１のフリツプフロツ
プ２２−２および２２−１２の入力対にまず記憶され、
次にチャンネル１のフリツプフロツ−プ２４−２および
２４−１２の第２対にロードされ、次にチャンネル１の
フリツプフロツプ２６−２および２６−１２の第３対に
記憶される。

これら動作は第３図の波形ｆｇ，ｈｉおよびｊｋの対で
示してある。

文字の全ビットがレジスタ２６において組合されると（
これは信号ＲＳＡＦ３１０を二進１にすることにより表
示される。

）、フリツプフロツプ２６−２の二進１内容は次にレジ
スタ３０のフリツプフロツプ３０−１にロードされる。

これは第３図の波形Ｉおよびｐで示してある。

なお、チャンネル１のビット脱落検出回路によりエラー
が検出されなかったと仮定しているので、フリツプフロ
ツプ２６−２に記憶されている情報はＡＮＤゲート３０
−１１を介してレジスタ３０のフリツプフロツプ３０−
１にロードされる。

これは第３図の波形ｍ ， ｎ ， ｏおよびｐで示し
てある。

次に、チャンネル１の感知増幅回路は二進１を感知する
。

しかしながら仮定した限界動作状態により、このビット
は第３図の波形ａで示してあるよう落される。

ここで信号ＲＳＡＲ１．３０は信号ＲＳ７５１１Ｓに応
答して再び二進１にされる。

しかしながら信号ＲＳ７５１１ＳおよびＲＳ ２ ５
１ Ｉｓにより規定されるビットインターバル内におい
てパルスが存在しないので、両フリツプフロツプ２２−
２および２：２−１２は二進Ｏ状態にとどまる。

したがって、信号ＲＳＡＲ１３０は第３図の波形ｅで示
してあるように二進１にとどまる。

信号ＲＳ２５１１Ｓが発生するとＡＮＤゲート２ ２−
２ ６および２２−３４は両フリツプフロツプ２２−２
および２２−１２を二進１状態に切換えて、チャンネル
１内にビット脱落が生じたことを知らせる。

波形ｆとｇはこれらを表わしている。

上述した方法で、チャンネル１の入カフリップフロツプ
の対に記憶されている二進１はレジスタ２４および２６
のチャンネル１フリツプフロップ′の対応する対へ通過
する。

これら動作は第３図の波形ｈ乃至ｋで示してある。

第１ｄ図のパリテイ発生回路３２−２はパリテイ訂正信
号ＲＳＶＰＥ２０を二進１にする。

完全な文字がレジスタ２６において組合されると、信号
ＲＳＡＦ３１０ぱ二進１に切換わり、第３図の波形ｍで
示してあるように信号ＲＤＡＯＳ１０を二進１にする。

なお、チャンネル１のフリツプフロツプ２６−２および
２６１２に記憶されている二進１信号を感知すると、チ
ャンネル１のビット脱落検出回路ハ信号ＲＳＤＢ１３０
およびＲＳＤＢ１４ｏを夫々二進１および二進Ｏにする
。

これらは第３図の波形ｎおよびＯで示してある。

信号ＲＤＡＯＳＩＯが二進１であるので、レジスタ３０
のフリツプフロツプ３０−１は第３図の波形ｐで示して
あるようにＡＮＤゲート３０−１０を介して二進１状態
に切換えられる。

ここで正しい情報がレジスタ３０に存在する。

第１ｅ図から明らかなように、信号ＲＳＡＦ３１０およ
びＲＳＤＢ１３０が二進１であるときフリツプフロツプ
４１−１０は二進ｌへ切換えられる。

これはチャンネル１における最初のビット脱落の発生を
表示しており、第３図の波形ｇで示されている。

同様にして、チャンネル１の回路は、第３図の波形ｒで
示してあるようにフリツプフロツプ４１−１１が二進１
状態に切換えられるという結果を生じる第２の脱落二進
１ビットを処理する。

なお、チャンネル１における第２の引続くビット脱落の
発生の結果（信号ＲＳＣＦ１１ＡおよびＲＳＡＦ３１０
力供に二進１である。

）として、フリツプフロツプ４１−１１は二進１状態に
切換わる。

第３図の波形ａおよびｂから明らかなように、第３の脱
落ビットは二進０ビットである。

チャンネルｌの回路は上述したと同じ方法でこのビット
を処理する。

二進Ｏビットの場合は、第１ｄ図のパリテイ発生回路３
２−２により発生されたパリテイ信号ＲＳＶＰＥ２０に
より信号ＲＤＡＯＳＩＯは二進Ｏにとどまっている。

これによりフリツプフロツプ３０−１は第３図の波形Ｐ
で示すように二進Ｏを記憶する。

更に重要なことは、チャンネル１における第３の引続く
ビット脱落の発生によりチャンネル１のフリツブフロッ
プ４１−１２が二進１状態に切換えられ、このチャンネ
ルは不良トラックであることを表示することである。

信号ＲＳＣＦＩＩＯによりフリツプフロツプ２４−２お
よび２４−１２は第３図の波形ｈおよび１で示すように
二進１状態にされる。

この時点からこれらフリップフロップは二進１状態にと
どまり、第１ｄ図の訂正回路をしてレジスタ３０のチャ
ンネル１フリップフロップに各引続き組合された文字に
対する正しい情報を記憶させる。

更に信号ＲＳＣＦＩＩＯはエラー信号ＥＲＣＦＥ１ ０
を二進１にしてチャンネル１の限界動作を表示しチャン
ネル１情報が訂正されていることを表示する。

勿論限界動作をしているのはこのチャンネルだけである
と仮定している。

すなわち第１ｄ図の回路によって複数エラーが表示され
ていないと仮定している。

上述から明らかなように、チでンネルの１つの検出回路
が所定回数の引続くビット脱落がそのチャンネルにおい
て発生したことを決定すると、チャンネル故障表示回路
は二進１状態に切換えられる。

オーバースキュー状態に関連して説明したように、チャ
ンネル内の情報はコード化され、そのチャンネル内の情
報は訂正されるべきであることを第１ｄ図の訂正回路に
知らせる。

両方の場合において、チャンネルからビットを脱落させ
るようなトランジエント状態に対する訂正を行うのに使
用される同じ回路は、チャンネルが一度不良トラックに
なったときそのチャンネル内の情報を訂正するのに使用
される。

このようにしてシステムに必要な検出および訂正回路の
構成は最少となる。

更に、特に引続くビット脱落エラーの場合には本装置は
上述したようにチャンネル内の情報をコード化して引続
くビット脱落の発生を確実に検出することができる。

上記実施例の変更として、チャンネルの回路に故障を知
らせるところの引続くビット脱落の所定回数は大きくで
きる。

この場合にはクロック回路が複雑になりシステムのデス
キューバッファレジスタの個数も多くなる。

【図面の簡単な説明】

第１図は本発明の検出および訂正装置を用いたシステム
のブロック図、第１ａ図は第１図の擬似クロツク回路お
よび関連回路の詳細な図、第１ｂ図は第１図のデスキュ
ーバソファセクションの第１情報チャンネルに含まれて
いる記憶および関連回路の詳細な図、第１ｃ図は第１図
のデスキューバソファセクションの第２情報チャンネル
の記憶および関連回路の詳細な図、第１ｄ図は第１図の
エラー検出および訂正セクションの詳細な回路図、第１
ｅ図は第１ｂ図および第１ｃ図に含まれる本発明のオー
バースキュー検出およびチャンネルエラー回路の詳細な
図、第１ｆ図は第１図のチャンネルエラー検出回路の詳
細な図、第２図はチャンネル内のオーバースキュー状態
を検出し訂正するときの本発明の装置の動作を説明する
とき用いる波形図、第３図は引続くビット脱落エラーを
検出し訂正するときの本発明の装置の動作を説明すると
きに用いる波形図である。 図面において、１０ａ〜１０Ｊはチャンネル感知増幅回
路、１４は擬似クロツク回路、２０はデスキューバソフ
ァセクション、３０は訂正セクション、３２はエラー検
出セクション、４３はチャンネル故障検出セクション、
を夫々示す。

Claims (1)

1. 【特許請求の範囲】 １ 記憶システムの複数の情報チャンネルの内の任意の
   情報チャンネルにおける潜在的故障を検出する装置にお
   いて、 前記複数の情報チャンネルにはそれぞれ対応する感知回
   路が備えられ、各チャンネルの感知回路は情報ビットを
   表わすパルスを第１および第２の出力線に与えるよう動
   作し、前記第１の出力線に与えられるパルスは二進１を
   表わし、前記第２の出力線を与えられるパルスは二進０
   を表わし、各感知回路は各ビットインターバル中少くと
   も１つのパルスを与え、各バイト情報は読取られる媒体
   に同時に記録されかつ前記情報チャンネルに同時に供給
   される一群のビット信号に対応し；各々が第１および第
   ２の双安定記憶装置を有する複数のデスキュー化バツフ
   ァレジスタが設けられ：第１の前記デスキュー化バツフ
   ァレジスタの前記第１および第２の双安定記憶装置は、
   対応する１つの前記感知回路の第１および第２の出力線
   から前記パルスを受取るよう接続されるとともに、ビッ
   ト期間を規定する第１および第２のクロツク信号組を受
   取る手段を有し； 少なくとも１つの前記情報チャンネルの１つの前記バツ
   ファレジスタの前記第１および第２の双安定記憶装置に
   個別的に接続される検出手段が設けられ、前記検出手段
   は、前記第１および第２の双安定記憶装置が相異なる状
   態にあるときに前記クロツク信号の所定の１つに応答し
   て動作して前記情報チャンネル内でオーバースキュー状
   態が発生したことを知らせる出力信号を発生し；各前記
   チャンネルの前記検出手段に接続され、前記出力信号に
   よって条件つけられて第１の状態から第２の状態に切換
   わり、これにより関連する前記チャンネル内での前記潜
   在的故障を表示する双安定チャンネル故障表示装置が設
   けられる；ことを特徴とする故障検出装置。 ２ 特許請求の範囲第１項に記載の故障検出装置におい
   て、各前記チャンネルの前記チャンネル故障表示装置と
   所定の前記デスキュー化バツファレジスタの前記第１お
   よび第２の双安定記憶装置とに接続され、前記第２の状
   態にあるときの前記チャンネル故障表示装置により条件
   つけられて前記第１および第２の双安定装置を連続する
   ビットインターバル中所定状態にせしめ、これにより前
   記故障したチャンネル内の情報に訂正を要することを知
   らせる装置が更に設けられる故障検出装置。 ３ 情報シスデムにおける複数の情報チャンネルの１つ
   で情報の転送中に生じる潜在的故障を検出する装置にお
   いて、 前記複数の情報チャンネルにはそれぞれ対応する感知回
   路が備えられ、各チャンネルの感知回路は情報ビットを
   表わすパルスを第１および第２の出力線に与え、各バイ
   ト情報は読取られる媒体に同時に記録される一群のビッ
   ト信号に対応し、各前記チャンネルには直列に接続され
   た所定数のデスキュー化バツファレジスタが設けられ、
   各前記レジスタは第１および第２の双安定記憶装置を有
   し、各前記チャンネルの第１のバツファレジスタの前記
   第１および第２の双安定記憶装置は前記第１および第２
   の出力線から前記パルスを受取るとともにビツ１・期間
   を規定する第１および第２のクロツク信号組を受取るよ
   う接続され： 少なくとも１つの前記情報チャンネルの１つの前記バツ
   ファレジスタの前記第１および第２の双安定記憶装置に
   個別的に接続される検出手段が設けられ、前記検出手段
   は、前記第１および第２の双安定記憶装置が相異なる状
   態にあるときに前記クロツク信号の所定の１つに応答し
   て動作して前記情報チャンネル内でオーバースキュー状
   態が発生したことを知らせる第１の出力信号を発生し；
   各前記チャンネルの前記検出手段に接続され、前記第１
   の出力信号によって条件つけられて第１の状態から第２
   の状態に切換わり、これにより関連する前記チャンネル
   内での前記潜在的故障を表示する双安定チャンネル故障
   表示装置が設けられ；各前記チャンネルの第１のレジス
   タの前記第１および第２の双安定記憶装置に個別的に接
   続されるロジック検出手段が設けられ、前記ロジック検
   出手段は、共に同一の所定状態にあるときの前記第１お
   よび第２の双安定記憶装置により条件づけられて前記チ
   ャンネル内に脱落パルスの発生したことを知らせる第２
   の出力信号を発生し：前記ロジック検出手段と前記チャ
   ンネル故障表示装置とに接続されるカウント装置が設け
   られ、前記カウント装置は、前記第２の出力信号に応答
   して前記チャンネル内での連続した所定数の脱落ビット
   をカウントして前記チャンネル故障表示装置を前記第２
   の状態に切換えるための論理装置を有する： ことを特徴とする故障検力装置。