JPH03263148A - 記憶装置 - Google Patents
記憶装置Info
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- JPH03263148A JPH03263148A JP2063020A JP6302090A JPH03263148A JP H03263148 A JPH03263148 A JP H03263148A JP 2063020 A JP2063020 A JP 2063020A JP 6302090 A JP6302090 A JP 6302090A JP H03263148 A JPH03263148 A JP H03263148A
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- cell section
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- Granted
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- 238000007689 inspection Methods 0.000 abstract description 12
- 210000004027 cell Anatomy 0.000 description 49
- 238000010586 diagram Methods 0.000 description 10
- 239000000872 buffer Substances 0.000 description 8
- 102100024616 Platelet endothelial cell adhesion molecule Human genes 0.000 description 6
- 230000006870 function Effects 0.000 description 5
- 210000003771 C cell Anatomy 0.000 description 1
- VAZNCFOEOCSGQL-UHFFFAOYSA-N OOOOOOOOOOOOOOOOOOOOOOO Chemical compound OOOOOOOOOOOOOOOOOOOOOOO VAZNCFOEOCSGQL-UHFFFAOYSA-N 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は記憶装置に関し、特に誤り訂正機能を有する記
憶装置に関する。
憶装置に関する。
近年の記憶装置、特にＦＲＯＭを内蔵した記憶装置に対
しては、例えばこれが適用される自動車制御分野におい
て、使用されるデータに高信頼性が要求されている。し
かし一般にＦＲＯＭの構造上から記憶データが消失する
場合があり、読出したデータに誤りが発生する事が起こ
る。従って発生するデータの誤りピットを訂正する回路
が必要になっている。
しては、例えばこれが適用される自動車制御分野におい
て、使用されるデータに高信頼性が要求されている。し
かし一般にＦＲＯＭの構造上から記憶データが消失する
場合があり、読出したデータに誤りが発生する事が起こ
る。従って発生するデータの誤りピットを訂正する回路
が必要になっている。
第９図に従来の誤り訂正回ｌ１ｉｌ！を内蔵した記憶装
置のブロック図を示す。アドレス信号ＡＯ−Ａ １５は
外部から入力され、アドレスバッファ回路２を介して、
データビットセル部ｌｘ、検ｆピッ）−１＝ル部１２Ｂ
、Ｙデコーダ１３Ｂ、Ｘデコーダ１４Ｂを備えた記憶部
１Ｂに入力される。リード信号ＲＤはロウレベル′Ｏ“
の時記憶部ＩＢに対するデータの読出しを指示する。ラ
イト信号ｗｈはロウレベル”＆ ｇ ＃の時記憶部ＩＢ
に対するデータ書込みを指示する。
置のブロック図を示す。アドレス信号ＡＯ−Ａ １５は
外部から入力され、アドレスバッファ回路２を介して、
データビットセル部ｌｘ、検ｆピッ）−１＝ル部１２Ｂ
、Ｙデコーダ１３Ｂ、Ｘデコーダ１４Ｂを備えた記憶部
１Ｂに入力される。リード信号ＲＤはロウレベル′Ｏ“
の時記憶部ＩＢに対するデータの読出しを指示する。ラ
イト信号ｗｈはロウレベル”＆ ｇ ＃の時記憶部ＩＢ
に対するデータ書込みを指示する。
データＤＴｔｓＤＴｏｔ！データ入出力パッファ回Ｗ！
４を介して入出力され、このデータ入出力バッファ４は
リード信号ＲＤが′０“の特出カバ。
４を介して入出力され、このデータ入出力バッファ４は
リード信号ＲＤが′０“の特出カバ。
ファ回路として動作しデータＤＴｏを出力し、ライト信
号ＷＲが１０“の特大カバ、ファ回路として動作しデー
タＤＴＸを入力する。
号ＷＲが１０“の特大カバ、ファ回路として動作しデー
タＤＴＸを入力する。
次に、記憶部１．へのデータの書込みについて説明する
。
。
アドレス信号ＡＯ−Ａ１５はアドレスバッファ回路２を
介して記憶部ｌＢへ入力されＹデコーダ１３Ｂ、ｘデコ
ーダ１４Ｂによりデータビットセル部１１のアドレスが
指定される。ライト信号ＷＲ１−’０“にし外部からの
データＤＴ■を入力すると、データ入出カバ、ファ回路
４を介して指定されたアドレスにデータが書込まれる。
介して記憶部ｌＢへ入力されＹデコーダ１３Ｂ、ｘデコ
ーダ１４Ｂによりデータビットセル部１１のアドレスが
指定される。ライト信号ＷＲ１−’０“にし外部からの
データＤＴ■を入力すると、データ入出カバ、ファ回路
４を介して指定されたアドレスにデータが書込まれる。
ここで、データＤＴ、、ＤＴｏは８ビ、トとし、また記
憶部ＩＢは、データビットセル部１１に対して、入力さ
れた８ピツト（１バイト）のデータＤＴＩを４バイト（
３２ビ、ト）分、順次横方向に書込み、この４バイト分
のデータに対応する６ビ、トの検査ビット（いわゆるハ
ミングコード）がこれら４バイト分のデータの横の検査
ビットセル部１２Ｂに自動的に書込まれる構成となって
いる。また、これら４バイト分のデータと検査と。
憶部ＩＢは、データビットセル部１１に対して、入力さ
れた８ピツト（１バイト）のデータＤＴＩを４バイト（
３２ビ、ト）分、順次横方向に書込み、この４バイト分
のデータに対応する６ビ、トの検査ビット（いわゆるハ
ミングコード）がこれら４バイト分のデータの横の検査
ビットセル部１２Ｂに自動的に書込まれる構成となって
いる。また、これら４バイト分のデータと検査と。
トは同時に読出せる構成となっている。
次に、検査ビットの生成について説明する。
検査ビットの生成に使用するデータは記憶部ＩＢから一
度に読出せる４バイト分のデータ、つまりり ３２ビ、トのデー２でこれをＤｏ−Ｄ３１とすると、以
下のような論理式を用いて６ビツトの検査ビットを生成
する。検査ビットをＣＣｏ−ＣＣ５とすると、 ＣＣ０＝ＤＯ（ｉ）Ｄ５（ＥＩＤ６（ｉ）ＤＩＯｅＤｌ
３ｅＤｉ５ｅＤ１７ｅＤ２１ｅＤ２２ｅＤ２３ ｅＤ２７ｅＤ２８ｅＤ２９ｅＤ３１−（１）ＣＣ１＝Ｄ
ＯｅＤｌｅＤ７（ｉｌｌｌＤｌｌｅＤｌ ４ｅＤ１６ｅ
Ｄ１７ｅＤ１８（ｉｌｌＤ２２ｅＤ２４（ＥＩＤ２６ｅ
Ｄ２８ｅＤ２９（３１１１Ｄ３１−（２）ＣＣ２＝Ｄ１
ｅＤ２ｅＤ６ｅＤ８ｅＤ１２ｅＤＩ５ｅＤ１７（９Ｄ１
８ｅＤ１９ｅ）Ｄ２３ｅＤ２５ｅＤ２７ｅＤ２１Ｄ３０
−（３）ＣＣ３＝Ｄ２ｅＤ３ｅＤ７ｅＤ９（９ＤｌＯ（
ｉ３Ｄ１６ｅＤ１８ｅＤ１９ｅＤ２（ｌＤ２３ ｅＤ２４（９Ｄ２８ｅＤ２９ｅＤ３０ ・＋４）ＣＣ４
＝Ｄ３ｅＤ４ｅＤ８ｅＤｌ １ｅＤ１３ｅＩ）１５ｅＤ
１９ｅＤ２０ｅＤ２１ｅＤ２４ ｅＩ）２ｓｅＤ２６ｅＩ）３０ｅＩ）３１−（５）ＣＣ
５＝Ｄ４ｅＤ５ｅＤ９ｅＤ１１ｅＤ１２ｅＤ１４ｅＤ２
０ｅＤ２１（ＥＩＤ２２ｅＤ２５■Ｄ２６■Ｄ２７■Ｄ
３０■Ｄ３１・・・（６）となる。前述論理式における
１■“は排他的論理利金意味する。
度に読出せる４バイト分のデータ、つまりり ３２ビ、トのデー２でこれをＤｏ−Ｄ３１とすると、以
下のような論理式を用いて６ビツトの検査ビットを生成
する。検査ビットをＣＣｏ−ＣＣ５とすると、 ＣＣ０＝ＤＯ（ｉ）Ｄ５（ＥＩＤ６（ｉ）ＤＩＯｅＤｌ
３ｅＤｉ５ｅＤ１７ｅＤ２１ｅＤ２２ｅＤ２３ ｅＤ２７ｅＤ２８ｅＤ２９ｅＤ３１−（１）ＣＣ１＝Ｄ
ＯｅＤｌｅＤ７（ｉｌｌｌＤｌｌｅＤｌ ４ｅＤ１６ｅ
Ｄ１７ｅＤ１８（ｉｌｌＤ２２ｅＤ２４（ＥＩＤ２６ｅ
Ｄ２８ｅＤ２９（３１１１Ｄ３１−（２）ＣＣ２＝Ｄ１
ｅＤ２ｅＤ６ｅＤ８ｅＤ１２ｅＤＩ５ｅＤ１７（９Ｄ１
８ｅＤ１９ｅ）Ｄ２３ｅＤ２５ｅＤ２７ｅＤ２１Ｄ３０
−（３）ＣＣ３＝Ｄ２ｅＤ３ｅＤ７ｅＤ９（９ＤｌＯ（
ｉ３Ｄ１６ｅＤ１８ｅＤ１９ｅＤ２（ｌＤ２３ ｅＤ２４（９Ｄ２８ｅＤ２９ｅＤ３０ ・＋４）ＣＣ４
＝Ｄ３ｅＤ４ｅＤ８ｅＤｌ １ｅＤ１３ｅＩ）１５ｅＤ
１９ｅＤ２０ｅＤ２１ｅＤ２４ ｅＩ）２ｓｅＤ２６ｅＩ）３０ｅＩ）３１−（５）ＣＣ
５＝Ｄ４ｅＤ５ｅＤ９ｅＤ１１ｅＤ１２ｅＤ１４ｅＤ２
０ｅＤ２１（ＥＩＤ２２ｅＤ２５■Ｄ２６■Ｄ２７■Ｄ
３０■Ｄ３１・・・（６）となる。前述論理式における
１■“は排他的論理利金意味する。
この検査ビットは、排他的論理和デー）（ＥＸＯＲ）を
使用することにより容易に生成することができ、４バイ
ト分のデータと共に外部から入力される。
使用することにより容易に生成することができ、４バイ
ト分のデータと共に外部から入力される。
次に、記憶部ｌＢからのデータの出力について説明する
。
。
第１０図は誤り訂正回路の詳細な回路図である。
記憶部ＩＢから読出された４ノ（イト分のデータＤＯ−
Ｄ３１と６ビツトの検査ビットＣＣｏ−ＣＣｓは誤り訂
正回路５に入力され、この入力された４バイト３２ビツ
トのデータＤＯ−Ｄ３１にビットの誤りが発生していた
場合には検査ビ、）ＣＣＱ〜ＣＣ５によって訂正され、
誤り訂正をした３２ビ、トのデータＣＤｏ〜ＣＤ３１を
出力する。
Ｄ３１と６ビツトの検査ビットＣＣｏ−ＣＣｓは誤り訂
正回路５に入力され、この入力された４バイト３２ビツ
トのデータＤＯ−Ｄ３１にビットの誤りが発生していた
場合には検査ビ、）ＣＣＱ〜ＣＣ５によって訂正され、
誤り訂正をした３２ビ、トのデータＣＤｏ〜ＣＤ３１を
出力する。
次に、誤り訂正回路５の動作について説明する。
記憶部ＩＢから読出されたデータＤｏ−Ｄ３１とその検
査ピッ）ＣＣＯ〜ＣＣｓの合計３８ビツトのデータは、
各線の交差部の○（丸）印（接続点を意味する）を介し
て、ＥＸＯＲＧＥ １−ＧＥｅに入力する。
査ピッ）ＣＣＯ〜ＣＣｓの合計３８ビツトのデータは、
各線の交差部の○（丸）印（接続点を意味する）を介し
て、ＥＸＯＲＧＥ １−ＧＥｅに入力する。
各ＥＸＯＲＧＥ １〜ＧＥ６にはそれぞれ１５ビ、トの
データが入力され、これらの出力は例えばＥＸＯＲＧＥ
１Ｏ出力は、Ｄ（ｌＤ５ｅＤ１３Ｄｌ。
データが入力され、これらの出力は例えばＥＸＯＲＧＥ
１Ｏ出力は、Ｄ（ｌＤ５ｅＤ１３Ｄｌ。
ｅＤ１３■ＤＩ５ｅＤ１７ｅＤ２１ｆ１３１１１Ｄ２２
ｅＤ２３ｅＤ２７ｅＤ２８ｅＤ２９ｅＤ３１ｅＣＣＯと
なる。
ｅＤ２３ｅＤ２７ｅＤ２８ｅＤ２９ｅＤ３１ｅＣＣＯと
なる。
ＥＸＯＲＧＥ １−ＧＥｓは入力されたデータＤＯ〜Ｄ
３１と検査ビットＣＣＯ〜ＣＣｓによってそれぞれのビ
ットに対応するＡＮＤゲーデーム２１〜ＧＡ５２に誤り
が発生したことを伝える。
３１と検査ビットＣＣＯ〜ＣＣｓによってそれぞれのビ
ットに対応するＡＮＤゲーデーム２１〜ＧＡ５２に誤り
が発生したことを伝える。
ＡＮＤゲーデーＡ２１−ＧＡ５２にはＥＸＯＲＧＥＩ−
ＧＥ６． イ：、ｙＡ−夕ＩＶＩ Ｏ〜ＩＶ１６の１２
出力のうち○印で示された６人力が入力され、例えば（
ＡＮＤゲーデーム２１の出力）＝（ＧＥｌの出力）＊（
ＧＥ２の出力）＊（ＩＶＩ３（Ｄ出力）＊（ＩＶＩ ２
の出力）＊（ＩＶＩ １（Ｄ出力）＊（ＩＶｔｏの出力
）となる、この論理式における１＊“は論理積を表す。
ＧＥ６． イ：、ｙＡ−夕ＩＶＩ Ｏ〜ＩＶ１６の１２
出力のうち○印で示された６人力が入力され、例えば（
ＡＮＤゲーデーム２１の出力）＝（ＧＥｌの出力）＊（
ＧＥ２の出力）＊（ＩＶＩ３（Ｄ出力）＊（ＩＶＩ ２
の出力）＊（ＩＶＩ １（Ｄ出力）＊（ＩＶｔｏの出力
）となる、この論理式における１＊“は論理積を表す。
これらＡＮＤゲーデーＡ２１−ＧＡ５２の出力は誤り訂
正するＥＸＯＲＧＥ７〜ＧＥ３８でデータの反転（つま
り訂正）を行ない、誤り訂正をしたデータＣＤ０−ＣＤ
３１として出力する。もちろん誤りが発生していない場
合は訂正は行なわれず、入力されたデータＤｏ−Ｄ３１
がそのまま訂正されたデータＣＤＯ〜ＣＤ３１として出
力される。
正するＥＸＯＲＧＥ７〜ＧＥ３８でデータの反転（つま
り訂正）を行ない、誤り訂正をしたデータＣＤ０−ＣＤ
３１として出力する。もちろん誤りが発生していない場
合は訂正は行なわれず、入力されたデータＤｏ−Ｄ３１
がそのまま訂正されたデータＣＤＯ〜ＣＤ３１として出
力される。
例えば３２ビツトのデータＤＯ〜Ｄ３１として’ｏｏｏ
ｏｏｏｏｏ ｏｏｏｏｏｏｏｏ ｏｏｏｏｏｏｏ。
ｏｏｏｏｏ ｏｏｏｏｏｏｏｏ ｏｏｏｏｏｏｏ。
ｏｏｏｏｏｏｏｏ“と検査ビ、） ＣＣＯ−ＣＣ５とし
て’ｏｏｏｏｏｏ“とが記憶部ＩＢに書込まれた場合を
仮定する。記憶部１８より続出されたデータＤｏ−Ｄ３
１がゝ１０００００００００００００００ｏｏｏｏｏｏ
ｏｏ ｏｏｏｏｏｏｏｏ“のようにＯビット目が１１“
に誤っていた場合に、ＥＸＯＲＧＥｌ、Ｇ旦２がビット
０に誤りが発生し友としてＡＮＤゲーデー２１に伝えそ
の出力が１１＃となる。
て’ｏｏｏｏｏｏ“とが記憶部ＩＢに書込まれた場合を
仮定する。記憶部１８より続出されたデータＤｏ−Ｄ３
１がゝ１０００００００００００００００ｏｏｏｏｏｏ
ｏｏ ｏｏｏｏｏｏｏｏ“のようにＯビット目が１１“
に誤っていた場合に、ＥＸＯＲＧＥｌ、Ｇ旦２がビット
０に誤りが発生し友としてＡＮＤゲーデー２１に伝えそ
の出力が１１＃となる。
ＥＸＯＲ，ＧＥ７はＯビットの１１″１＆：１０″に反
転（訂正）してデータが出力されＯビットを訂正された
データＣＤＱ〜ＣＤ３１はｏｏｏｏｏｏｏｏ。
転（訂正）してデータが出力されＯビットを訂正された
データＣＤＱ〜ＣＤ３１はｏｏｏｏｏｏｏｏ。
ｏｏｏｏｏｏｏｏ ｏｏｏｏｏｏｏｏ ｏｏｏｏｏ
ｏｏｏ“として出力される。上述のような誤りが発生し
ていない場合は、ＥＸＯＲＧＥｌ、ＧＥ２が一０〃のま
までＡＮＤゲーデーＥ７の出力も１０“であるので、入
力されたデータＤＯ−Ｄ３１がそのままデータＣＤｏ〜
ＣＤ３１として出力される。
ｏｏｏ“として出力される。上述のような誤りが発生し
ていない場合は、ＥＸＯＲＧＥｌ、ＧＥ２が一０〃のま
までＡＮＤゲーデーＥ７の出力も１０“であるので、入
力されたデータＤＯ−Ｄ３１がそのままデータＣＤｏ〜
ＣＤ３１として出力される。
出力されたデータＣＤ０−ＣＤ３１はマルチプレクサ７
に入力されデータ入出力バッファ回路４を介して８ビツ
トずつ出力される。
に入力されデータ入出力バッファ回路４を介して８ビツ
トずつ出力される。
上述した従来の記憶装置は、４バイト分のデータをデー
タビットセル部１１に書込むと共にこれらデータの検査
ビットを検査とットセル部１２Ｂに書込み、これら４バ
イト分のデータと検査ビットとにより誤り訂正を行う構
成となっているので、自動車制御等の高信頼性が要求さ
れる分野に対してはこの誤り訂正機能は必要であるが、
特に高信頼性が要求されない分野に対しては誤り訂正機
能は不要であシ、この分野では検査ビットがないために
検査ビットセル部１２Ｂが無用な本のになってしまうと
いう欠点がある。
タビットセル部１１に書込むと共にこれらデータの検査
ビットを検査とットセル部１２Ｂに書込み、これら４バ
イト分のデータと検査ビットとにより誤り訂正を行う構
成となっているので、自動車制御等の高信頼性が要求さ
れる分野に対してはこの誤り訂正機能は必要であるが、
特に高信頼性が要求されない分野に対しては誤り訂正機
能は不要であシ、この分野では検査ビットがないために
検査ビットセル部１２Ｂが無用な本のになってしまうと
いう欠点がある。
本発明の目的は、誤り訂正機能が不要な分野で使用する
場合でも記憶部の記憶領域を効率よく使用することがで
きる記憶装置を提供することにある。
場合でも記憶部の記憶領域を効率よく使用することがで
きる記憶装置を提供することにある。
本発明の記憶装置は、データビットセル部及び検査ビッ
トセル部を備え、誤り訂正動作モードのとき、内部のア
ドレス信号に従って、書込み動作時には入力される所定
ビット単位のデータを複数単位順位前記データビットセ
ル部へ書込むと共にこれら複数単位のデータに対する検
査ビットを前記検査ビットセル部へ書込み、読出し動作
時には前記複数単位のデータ及び検査ビットを同時に読
出し、誤り訂正不要モードのとき、前記内部のアドレス
信号に従って、書込み動作時には入力される所定ビット
単位のデータを前記データビットセル部及び検査ビット
セル部へ書込み、読出し動作時には前記データビットセ
ル部の複数単位のデータを同時に、前記検査ビットセル
部のデータを所定の単位で読出す記憶部と、前記データ
ビットセル部からの複数単位のデータと前記検査ビット
セル部からの検査ビットとを人力し前記データビ。
トセル部を備え、誤り訂正動作モードのとき、内部のア
ドレス信号に従って、書込み動作時には入力される所定
ビット単位のデータを複数単位順位前記データビットセ
ル部へ書込むと共にこれら複数単位のデータに対する検
査ビットを前記検査ビットセル部へ書込み、読出し動作
時には前記複数単位のデータ及び検査ビットを同時に読
出し、誤り訂正不要モードのとき、前記内部のアドレス
信号に従って、書込み動作時には入力される所定ビット
単位のデータを前記データビットセル部及び検査ビット
セル部へ書込み、読出し動作時には前記データビットセ
ル部の複数単位のデータを同時に、前記検査ビットセル
部のデータを所定の単位で読出す記憶部と、前記データ
ビットセル部からの複数単位のデータと前記検査ビット
セル部からの検査ビットとを人力し前記データビ。
トセル部からの複数単位のデータに対し誤り訂正を行い
出力する誤シ訂正回路と、前記データビ。
出力する誤シ訂正回路と、前記データビ。
トセル部からの複数単位のデータ、前記検査と。
トセル部からの所定の単位のデータ及び前記誤り訂正回
路からの複数単位のデータを入力し、前記誤り訂正動作
モードのときは前記誤り訂正回路からの複数単位のデー
タを所定ビット単位ずつ順次出力し、前記誤り訂正不要
モードのときは前記データビットセル部からの複数単位
のデータ及び前記検査ビットセル部からの所定の本位の
データを所定ビット単位ずつ順次出力する出力データ切
換回路と、外部からのアドレス信号を入力し前記内部の
アドレス信号を出力するアドレス切換回路とを有してい
る。
路からの複数単位のデータを入力し、前記誤り訂正動作
モードのときは前記誤り訂正回路からの複数単位のデー
タを所定ビット単位ずつ順次出力し、前記誤り訂正不要
モードのときは前記データビットセル部からの複数単位
のデータ及び前記検査ビットセル部からの所定の本位の
データを所定ビット単位ずつ順次出力する出力データ切
換回路と、外部からのアドレス信号を入力し前記内部の
アドレス信号を出力するアドレス切換回路とを有してい
る。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示すブロック図である
。
。
この実施例は、データビットセル部１１．検査ビ、トセ
ル部１２．Ｙデコーダ１３．及びＸデコーダ１４を備え
、誤り訂正動作モードのとき、内部のアドレス信号ＡＤ
Ｏ〜ＡＤ１５に従って、薔込み動作時には入力される８
ビット単位（１バイ二足 ト）のデータを４バイト分順麓データビットセル部Ｉｆ
へ書込むと共にこれら４バイト分のデータに対する６ビ
ツトの検査ビットを検査ビットセル部１２へ書込み、読
出し動作時には４バイト分のデータＤｏ−Ｄ３１及び検
査ビ、）ＣＣＯ−ＣＣ７（ＣＣ６、ＣＣ７は空データ）
を同時に読出し、誤り訂正不要モードのとき、内部のア
ドレス信号ＡＤＯ〜ＡＤ１５に従って、書込み動作時に
は入力される８ビ、ト単位のデータをデータビットセル
部１１及び検査ビットセル部１２へ書込み、読出し動作
時にはデータビットセル部１１の４バイト分のデータを
同時に、検査ビットセル部１２のデータを８ピット単位
で読出す記憶部１と、８ピ、ト単位で外部からのデータ
ＤＴＩを記憶部ｌへ伝達し、出力データ切換回路６から
のデータＤＡＯ〜ＤＡ７を外部へ出力（ＤＴｏ）するデ
ータ入出カバ、ファ回路４と、データビットセル部１１
からの４バイト分のデータＤＯ〜Ｄ３１と検査ビ、トセ
ル部１２からの検査ビットＣＣｏ−ＣＣ７とを入力しデ
ータＤｏ−Ｄ３１に対し誤り訂正を行い出力する誤り訂
正回路５と、データビットセル部１１からの４バイト分
のデータＤＯ−Ｄ３１゜検査ビットセル部１２からの８
ビット単位のデータ（ＣＣＯ，ＣＣ７）及び誤り訂正回
路５からの４バイト分のデータＣＤｏ−ＣＤ３１を入力
しモード選択信号ＥＣＣ及び内部のアドレス信号ＡＤ□
、ＡＤｔ、ＡＤ１５（それぞれ外部からのアドレス信号
ＡＯ，ＡＩ、Ａ１５と同一）に従って誤シ訂正動作モー
ドのときは誤り訂正回路５からの４バイト分のデータＣ
ＤＯ〜ＣＤ３１を８ピット単位ずつ順次出力し、誤り訂
正不要モードのときはデータビットセル部１１からの４
バイト分のデ−タ及び検査ビットセル部１２からのデー
タを８ビット単位ずつ順次出力する出力データ切換回路
６と、外部からのアドレス信号ＡＯ〜Ａ１５ｔ−時保時
し出力するアドレスバッファ回路２と、このアドレスバ
ッファ回路２からのアドレス信号を入力し内部のアドレ
ス信号ＡＤＯ−ＡＤ１５を出力するアドレス切換回路３
とを有する構成となっている。
ル部１２．Ｙデコーダ１３．及びＸデコーダ１４を備え
、誤り訂正動作モードのとき、内部のアドレス信号ＡＤ
Ｏ〜ＡＤ１５に従って、薔込み動作時には入力される８
ビット単位（１バイ二足 ト）のデータを４バイト分順麓データビットセル部Ｉｆ
へ書込むと共にこれら４バイト分のデータに対する６ビ
ツトの検査ビットを検査ビットセル部１２へ書込み、読
出し動作時には４バイト分のデータＤｏ−Ｄ３１及び検
査ビ、）ＣＣＯ−ＣＣ７（ＣＣ６、ＣＣ７は空データ）
を同時に読出し、誤り訂正不要モードのとき、内部のア
ドレス信号ＡＤＯ〜ＡＤ１５に従って、書込み動作時に
は入力される８ビ、ト単位のデータをデータビットセル
部１１及び検査ビットセル部１２へ書込み、読出し動作
時にはデータビットセル部１１の４バイト分のデータを
同時に、検査ビットセル部１２のデータを８ピット単位
で読出す記憶部１と、８ピ、ト単位で外部からのデータ
ＤＴＩを記憶部ｌへ伝達し、出力データ切換回路６から
のデータＤＡＯ〜ＤＡ７を外部へ出力（ＤＴｏ）するデ
ータ入出カバ、ファ回路４と、データビットセル部１１
からの４バイト分のデータＤＯ〜Ｄ３１と検査ビ、トセ
ル部１２からの検査ビットＣＣｏ−ＣＣ７とを入力しデ
ータＤｏ−Ｄ３１に対し誤り訂正を行い出力する誤り訂
正回路５と、データビットセル部１１からの４バイト分
のデータＤＯ−Ｄ３１゜検査ビットセル部１２からの８
ビット単位のデータ（ＣＣＯ，ＣＣ７）及び誤り訂正回
路５からの４バイト分のデータＣＤｏ−ＣＤ３１を入力
しモード選択信号ＥＣＣ及び内部のアドレス信号ＡＤ□
、ＡＤｔ、ＡＤ１５（それぞれ外部からのアドレス信号
ＡＯ，ＡＩ、Ａ１５と同一）に従って誤シ訂正動作モー
ドのときは誤り訂正回路５からの４バイト分のデータＣ
ＤＯ〜ＣＤ３１を８ピット単位ずつ順次出力し、誤り訂
正不要モードのときはデータビットセル部１１からの４
バイト分のデ−タ及び検査ビットセル部１２からのデー
タを８ビット単位ずつ順次出力する出力データ切換回路
６と、外部からのアドレス信号ＡＯ〜Ａ１５ｔ−時保時
し出力するアドレスバッファ回路２と、このアドレスバ
ッファ回路２からのアドレス信号を入力し内部のアドレ
ス信号ＡＤＯ−ＡＤ１５を出力するアドレス切換回路３
とを有する構成となっている。
次に、この実施例の各部の詳細な構成及び動作について
説明する。
説明する。
記憶部ｌの内部は第２図（ａ） 、 （ｂ）に示すよう
な構成となっていて、データアドレス”ｏｏｏｏ“Ｈ番
地から”７ＦＦＦ＃ Ｈ番地まで３２．７６８バイトの
データを格納するデータビットセル部１１と、誤り訂正
動作モード時、横方向４バイト（３２ビ、ト）分のデー
タに対する１バイト（８ビ、ト）構成の検査ビットを格
納する検査ビットセル部１２が設けられている。
な構成となっていて、データアドレス”ｏｏｏｏ“Ｈ番
地から”７ＦＦＦ＃ Ｈ番地まで３２．７６８バイトの
データを格納するデータビットセル部１１と、誤り訂正
動作モード時、横方向４バイト（３２ビ、ト）分のデー
タに対する１バイト（８ビ、ト）構成の検査ビットを格
納する検査ビットセル部１２が設けられている。
アドレス切換口！ｉｉｉ！Ｉ３及び出力データ切換回路
６の内部は第３図及び第４図に示すような構成となって
いる。
６の内部は第３図及び第４図に示すような構成となって
いる。
誤り訂正動作モードのときは、アドレスノ（ツファ回路
２からのアドレス信号ＡＯ〜Ａ１５のうち、’ｓ ｏ
ｏ ｏ“Ｈ番地以下の指定をアドレスＡ１５が１０＃の
ときにＩＶＩの出力でトランスフアゲ−）ＴＧ１４〜Ｔ
Ｇ２６を導通してアドレス信号Ａ２〜ＡｌＡをそのまま
ＡＤ２〜ＡＤ１４としてＹデコーダ１３に入力される。
２からのアドレス信号ＡＯ〜Ａ１５のうち、’ｓ ｏ
ｏ ｏ“Ｈ番地以下の指定をアドレスＡ１５が１０＃の
ときにＩＶＩの出力でトランスフアゲ−）ＴＧ１４〜Ｔ
Ｇ２６を導通してアドレス信号Ａ２〜ＡｌＡをそのまま
ＡＤ２〜ＡＤ１４としてＹデコーダ１３に入力される。
４バイト分のデータが横方向に並んでいるので、アドレ
ス信号ＡＱ。
ス信号ＡＱ。
ＡＩ （ＡＤＯ、ＡＤＺ ）を除い九アドレス信号ＡＤ
２〜ＡＤ１４で４バイト分のデータＤｏ−Ｄ３１と検査
ビ、）ＣＣＯ−Ｃ０５を同時に出力することができる。
２〜ＡＤ１４で４バイト分のデータＤｏ−Ｄ３１と検査
ビ、）ＣＣＯ−Ｃ０５を同時に出力することができる。
出力された４バイト分のデータＤＯ−Ｄ３１と検査ビッ
トＣＣＯ〜ＣＣ５は誤り訂正回路５に入力され、従来例
と同様に誤り訂正が行なわれる。
トＣＣＯ〜ＣＣ５は誤り訂正回路５に入力され、従来例
と同様に誤り訂正が行なわれる。
誤り訂正動作モード時にはモード選択信号ＦＣＣが′１
“であり、これとアドレス信号ＡＤＯ。
“であり、これとアドレス信号ＡＤＯ。
ＡＤＩ、ＡＤＩ５によりトランスフアゲ−）ＴＧ３１−
ＴＧ３４が選択され、誤り訂正回路５からのデータＣＤ
Ｏ〜ＣＤ３１はデータＤＡＯ−ＤＡ７として順次出力さ
れる。出力データ切換回路１０７から出力されたデータ
（ＤＡＯ〜ＤＡ７）はデータ入出力７２７７回路４を介
して外部へ出力（ＤＴｏ）される。
ＴＧ３４が選択され、誤り訂正回路５からのデータＣＤ
Ｏ〜ＣＤ３１はデータＤＡＯ−ＤＡ７として順次出力さ
れる。出力データ切換回路１０７から出力されたデータ
（ＤＡＯ〜ＤＡ７）はデータ入出力７２７７回路４を介
して外部へ出力（ＤＴｏ）される。
次に、誤り訂正不要モードの場合（モード選択信号ＥＣ
Ｃが％％ｏ／／）について説明する。
Ｃが％％ｏ／／）について説明する。
この場合、記憶部ｌは、検査ビットセル部１２を通常の
データビットを格納するデータビットセル部と同様に使
用し、４０にバイト（データビ。
データビットを格納するデータビットセル部と同様に使
用し、４０にバイト（データビ。
トセル部１２の３２にバイト検査ビットセル部１２の８
にバイト）のメモリとなり、データビットのアドレスは
’８０００“Ｈ番地以降’９ＦＦＦ“Ｈ番地までとなり
、また検査ビットＣＣｏ−ＣＣ６では使用しなかったＣ
Ｃ６、ＣＣ７のセルも使用して８ビツトデータとし、全
４８ビツトのデータを横方向に並べた構成となる。
にバイト）のメモリとなり、データビットのアドレスは
’８０００“Ｈ番地以降’９ＦＦＦ“Ｈ番地までとなり
、また検査ビットＣＣｏ−ＣＣ６では使用しなかったＣ
Ｃ６、ＣＣ７のセルも使用して８ビツトデータとし、全
４８ビツトのデータを横方向に並べた構成となる。
記憶部ｌから出力されたデータＤＯ−Ｄ３１゜ＣＣＯ〜
ＣＣ７は出力データ切換回路６に入力され、モード選択
信号ＥＣＣはゝ０“であるので、これとアドレス信号Ａ
ＤＯ、ＡＤＩ 、ＡＤＩ５とによりトランスフアゲ−）
ＴＧ２７〜ＴＧ３０が選択されｏ ｏ ｏ ｏ“Ｈ番地
から’％７ＦＦＦ＃Ｈ番地までの指定されたデータＤＯ
〜Ｄ３１が出力データＤＡＱ−ＤＡ７として出力される
。
ＣＣ７は出力データ切換回路６に入力され、モード選択
信号ＥＣＣはゝ０“であるので、これとアドレス信号Ａ
ＤＯ、ＡＤＩ 、ＡＤＩ５とによりトランスフアゲ−）
ＴＧ２７〜ＴＧ３０が選択されｏ ｏ ｏ ｏ“Ｈ番地
から’％７ＦＦＦ＃Ｈ番地までの指定されたデータＤＯ
〜Ｄ３１が出力データＤＡＱ−ＤＡ７として出力される
。
次に、“８０００“Ｈ番地以降のデータを指定した場合
について説明する。
について説明する。
ゝゝ８０００“Ｈ番地以降のデータを格納している検査
ビットセル部１２のアドレスは、データビットセル部１
１のアドレスが４番地単位で横方向の各列の座標の制御
を行なうのに対し、アビ２フ１番地単位で座標の制御を
行なわなければならないので、Ｙデコーダ１３に入力す
るアドレス信号ＡＤ２〜ＡＤ１４を、アドレス切換回路
３において、’８０００” Ｈ番地以降を指定した時、
つまりＡＤＩ ５＝ ’ｌ“によって選ばれるトランス
ファゲートＴＧＩ−ＴＧ１３でアドレス信号ＡＯ〜Ａ１
２を２ビツトシフトさせて入力する。
ビットセル部１２のアドレスは、データビットセル部１
１のアドレスが４番地単位で横方向の各列の座標の制御
を行なうのに対し、アビ２フ１番地単位で座標の制御を
行なわなければならないので、Ｙデコーダ１３に入力す
るアドレス信号ＡＤ２〜ＡＤ１４を、アドレス切換回路
３において、’８０００” Ｈ番地以降を指定した時、
つまりＡＤＩ ５＝ ’ｌ“によって選ばれるトランス
ファゲートＴＧＩ−ＴＧ１３でアドレス信号ＡＯ〜Ａ１
２を２ビツトシフトさせて入力する。
このアドレス信号ＡＤ２〜ＡＤ１４によりて指定され出
力されたアドレスの検査ビットセル部１２のデータＣＣ
ｏ−ＣＣ７は出力データ切換回路６に入力され、’８０
００“Ｈ番地以降を指定した時のＡＤ１５＝’ｌ“によ
ってトランスフアゲ−）ＴＧ３５が選択され、データＤ
ＡＯ−ＤＡ７として出力される。つまり、アドレス信号
ＡＯ−Ａ１５を２ビ、トシフトさせることにより、座標
を制御するＹデコーダ１３．Ｘデコーダ１４を両モード
で共用でき、デバイスレイプウドに容易な矩形の構成が
とれ、検査ビットセル部１２をデータビットセルとして
使用することができる。
力されたアドレスの検査ビットセル部１２のデータＣＣ
ｏ−ＣＣ７は出力データ切換回路６に入力され、’８０
００“Ｈ番地以降を指定した時のＡＤ１５＝’ｌ“によ
ってトランスフアゲ−）ＴＧ３５が選択され、データＤ
ＡＯ−ＤＡ７として出力される。つまり、アドレス信号
ＡＯ−Ａ１５を２ビ、トシフトさせることにより、座標
を制御するＹデコーダ１３．Ｘデコーダ１４を両モード
で共用でき、デバイスレイプウドに容易な矩形の構成が
とれ、検査ビットセル部１２をデータビットセルとして
使用することができる。
第５図は本発明の第２の実施例を示すブロック図である
。
。
この実施例は、記憶部ｌＡ′ｆｒ第６図に示すような構
成とし友もので、データビットセル部１１Ａは、８ビッ
ト単位のデータを横方向に２単位の配列とし、またアド
レスの最上位を”３ＦＦＦ＃）（とじている。
成とし友もので、データビットセル部１１Ａは、８ビッ
ト単位のデータを横方向に２単位の配列とし、またアド
レスの最上位を”３ＦＦＦ＃）（とじている。
第７図及び第８図はそれぞれこの実施例のアドレス切換
回路３ム及び出力データ切換回路６Ａの具体例を示す回
路図であシ、記憶部ＩＡの構成が単純化されメモリ容量
が少なくなった分、これら回路も単純化されている。
回路３ム及び出力データ切換回路６Ａの具体例を示す回
路図であシ、記憶部ＩＡの構成が単純化されメモリ容量
が少なくなった分、これら回路も単純化されている。
この実施例の基本動作及び効果は第１の実施例と同様で
ある。
ある。
以上説明したように本発明は、誤り訂正動作モード時に
は従来例と同様に、記憶部の検査ビットセル部に検査ビ
ットを書込み、記憶部のデータビットセル部から同時に
読出された複数単位のデータに対し検量ビットで誤り訂
正を行って出力し、誤り訂正不要モード時には、検査ビ
ットセル部のアドレスを指定してこの検量ビットセル部
にも通常のデータを書込み、また書込まれたデータを読
出す構成とすることにより、誤り訂正機能を必要としな
い分野で使用する場合、検査とットセル部も通常のデー
タの書込み、読出しに使用できるので、記憶部の記憶領
域を効率よく使用することができる効果がある。
は従来例と同様に、記憶部の検査ビットセル部に検査ビ
ットを書込み、記憶部のデータビットセル部から同時に
読出された複数単位のデータに対し検量ビットで誤り訂
正を行って出力し、誤り訂正不要モード時には、検査ビ
ットセル部のアドレスを指定してこの検量ビットセル部
にも通常のデータを書込み、また書込まれたデータを読
出す構成とすることにより、誤り訂正機能を必要としな
い分野で使用する場合、検査とットセル部も通常のデー
タの書込み、読出しに使用できるので、記憶部の記憶領
域を効率よく使用することができる効果がある。
第１図は本発明の第１の実施例を示すブロック図、第２
図、第３図、第４図はそれぞれ第ｉａに示された実施例
の記憶部、アドレス切換回路、出力データ切換回路の具
体的な内部構成を示すプロ、り図及び回路図、第５図は
本発明の第２の実施例を示すプロ、り図、第６図、第７
図、第８図はそれぞれ第５図に示された実施例の記憶部
、アドレス切換回路、出力データ切換回路の具体的な内
部構成を示すプロ、り図及び回路図、第９図及び〜６７
．６０ム〜６７Ａ・・−・・・切換回路、Ｇ／ｋｌ〜Ｇ
Ａ５２・・・・・・ＡＮＤゲート、ＧＥＩ−ＧＥ３８・
−・・・排他的論理和ゲート（ＥＸＯＲ）、ＩＶｌ−Ｉ
Ｖｌ５・・・・・・インバータ、ＴＧｌ−ＴＧ６６・・
・・−・トランスファゲート。
図、第３図、第４図はそれぞれ第ｉａに示された実施例
の記憶部、アドレス切換回路、出力データ切換回路の具
体的な内部構成を示すプロ、り図及び回路図、第５図は
本発明の第２の実施例を示すプロ、り図、第６図、第７
図、第８図はそれぞれ第５図に示された実施例の記憶部
、アドレス切換回路、出力データ切換回路の具体的な内
部構成を示すプロ、り図及び回路図、第９図及び〜６７
．６０ム〜６７Ａ・・−・・・切換回路、Ｇ／ｋｌ〜Ｇ
Ａ５２・・・・・・ＡＮＤゲート、ＧＥＩ−ＧＥ３８・
−・・・排他的論理和ゲート（ＥＸＯＲ）、ＩＶｌ−Ｉ
Ｖｌ５・・・・・・インバータ、ＴＧｌ−ＴＧ６６・・
・・−・トランスファゲート。
Claims (1)
- 【特許請求の範囲】 １、データビットセル部及び検査ビットセル部を備え、
誤り訂正動作モードのとき、内部のアドレス信号に従っ
て、書込み動作時には入力される所定ビット単位のデー
タを複数単位順位前記データビットセル部へ書込むと共
にこれら複数単位のデータに対する検査ビットを前記検
査ビットセル部へ書込み、読出し動作時には前記複数単
位のデータ及び検査ビットを同時に読出し、誤り訂正不
要モードのとき、前記内部のアドレス信号に従って、書
込み動作時には入力される所定ビット単位のデータを前
記データビットセル部及び検査ビットセル部へ書込み、
読出し動作時には前記データビットセル部の複数単位の
データを同時に、前記検査ビットセル部のデータを所定
の単位で読出す記憶部と、前記データビットセル部から
の複数単位のデータと前記検査ビットセル部からの検査
ビットとを入力し前記データビットセル部からの複数単
位のデータに対し誤り訂正を行い出力する誤り訂正回路
と、前記データビットセル部からの複数単位のデータ、
前記検査ビットセル部からの所定の単位のデータ及び前
記誤り訂正回路からの複数単位のデータを入力し、前記
誤り訂正動作モードのときは前記誤り訂正回路からの複
数単位のデータを所定ビット単位ずつ順次出力し、前記
誤り訂正不要モードのときは前記データビットセル部か
らの複数単位のデータ及び前記検査ビットセル部からの
所定の単位のデータを所定ビット単位ずつ順次出力する
出力データ切換回路と、外部からのアドレス信号を入力
し前記内部のアドレス信号を出力するアドレス切換回路
とを有することを特徴とする記憶装置。 ２、アドレス切換回路から出力される内部のアドレス信
号の誤り訂正モード時及び誤り訂正不要モード時の切換
えが外部からのアドレス信号の所定のビットにより制御
され、出力データ切換回路の前記誤り訂正動作モード時
及び誤り訂正不要モード時の動作の切換えが前記外部か
らのアドレス信号の所定のビットとモード選択信号とに
より制御されるようにした請求項１記載の記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2063020A JP2647989B2 (ja) | 1990-03-13 | 1990-03-13 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2063020A JP2647989B2 (ja) | 1990-03-13 | 1990-03-13 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03263148A true JPH03263148A (ja) | 1991-11-22 |
| JP2647989B2 JP2647989B2 (ja) | 1997-08-27 |
Family
ID=13217224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2063020A Expired - Lifetime JP2647989B2 (ja) | 1990-03-13 | 1990-03-13 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2647989B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07302226A (ja) * | 1994-05-02 | 1995-11-14 | Nec Corp | メモリ不正アクセス検出回路 |
| JP2008084052A (ja) * | 2006-09-28 | 2008-04-10 | Nec Electronics Corp | 半導体記憶装置 |
| JP2010086523A (ja) * | 2008-10-01 | 2010-04-15 | Samsung Electronics Co Ltd | セキュアメモリインターフェース |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5853092A (ja) * | 1981-09-22 | 1983-03-29 | Fujitsu Ltd | パリティビット発生方式 |
| JPS63153655A (ja) * | 1986-12-17 | 1988-06-27 | Fujitsu Ltd | メモリアクセス制御方式 |
| JPH01209552A (ja) * | 1988-02-17 | 1989-08-23 | Hitachi Maxell Ltd | 半導体ファイルメモリ装置 |
-
1990
- 1990-03-13 JP JP2063020A patent/JP2647989B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5853092A (ja) * | 1981-09-22 | 1983-03-29 | Fujitsu Ltd | パリティビット発生方式 |
| JPS63153655A (ja) * | 1986-12-17 | 1988-06-27 | Fujitsu Ltd | メモリアクセス制御方式 |
| JPH01209552A (ja) * | 1988-02-17 | 1989-08-23 | Hitachi Maxell Ltd | 半導体ファイルメモリ装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07302226A (ja) * | 1994-05-02 | 1995-11-14 | Nec Corp | メモリ不正アクセス検出回路 |
| JP2008084052A (ja) * | 2006-09-28 | 2008-04-10 | Nec Electronics Corp | 半導体記憶装置 |
| JP2010086523A (ja) * | 2008-10-01 | 2010-04-15 | Samsung Electronics Co Ltd | セキュアメモリインターフェース |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2647989B2 (ja) | 1997-08-27 |
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