JPS58500873A - 無効電力とエネルギ−測定のためにデイジタル的に取り出される移相シフト調整を有する時分割乗算変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 無効電力とエネルギー測定のためにディジタル的に取り出される移相シフト調整 を有する時分割乗算変換器発明の背景 産業を消耗する有効かつ原則的な電力が、長い期間、電気計測の多種類のパラメ ータの数値をめたり、測定をしたりするために動作する変換器の利用を行なって きた。

このようなパラメータはインク・アリア（ｉｎｔｅｒ　ａｌｉａ）、交流電流、 交流電圧、周波数、ワット、バール、Ｑ、ワット時、バール時、Ｑ時、位相およ び電力要素を含んでいる。産業に使用されているとき、変換器は通常、例えば電 圧そして又は電流変成器のように絶縁を介して電力線と関係する入力および測定 部分を有して備えられている。それらの入力を操作すると、そのとき変換器は出 力を与え、この出力は好ましくはコンピュータ又は少し精巧な記録媒体の如きデ ータ収集システムに導入される信号として適している線形比例電流として存在す る。パラメータが電力の単位であるところでは、例えばワット監視信号が電圧と 電流の積を表わすように乗算が変換器によって実行されなければならない。

電力監視信号を生成するために採用された最初の技術上の接近はその温度が電力 に対応する出力に変換される熱的に応答するコイル要素およびそれと同様な物の 使用を含んでいた。このような技術に伴う便宜さおよび精度の欠乏は電圧に比例 して発生される磁界および電流が電流と電圧の積に比例する電圧出力を供給する ために関係する乗数としてホール効実装置の利用へと関心を導いた。

変換器はまた乗算を実行するためのンリッドステート装置の指数変換特性を利用 するために作用する電子的装置を利用するかも知れない。しかし、電力監視の適 用上、これらのソリッドステートの技術は所望以下の精度を示している。

産業において現在一般的な積誘導の他の技術は、時分割乗算のシステム概念を利 用している。例えば、乗算器はその振幅がある変化に比例し、周期に関係するそ の長さが別の変化の関数であり、そしてその平均値は前記２つの変化の積に比例 するパルス波形を生じる。電子的時分割乗算の使用の初期の研究は以下の参照文 によって表わされている次の出版物に報告されている。

１−　ＲＧ　Ａ　Ｒｅｖｉｅｗの８巻、１９５２年９月号、２６５〜２７４−２ −ジに記載されたＥ、　Ａ、　ＧＯｌａｂｅｒｇによる［高精度時分割乗算器（ Ａ　Ｈｉｇｈ　Ａｃｃｕｒａｃｙ　Ｔｉｍｅ　ＤｉｖｉｓｉｏｎＭｉｌｔｉｐｌ ｉｅｒ）　Ｊ ｆｌ、ＲＣＡ　Ｒｅｖｉｅｗの１９５５年１２月号、６１８〜６３４投−ジに記 載されたＳｔθｒｎｂθｒｇによる「精度ある電子乗算器（Ａｎ　Ａｃｃｕｒａ ｔｅ　Ｅｌｅｃｔｒｏｎｉｃ　Ｍｌ、ｔｉｐｌｉｅｒ）　ＪＢｌ、ＩＦ、ＥＥの 測定手段の会報、１９７５年１２月号、ＩＭ−２４巻、＆４．２９６心２９９ペ ージに記載されたＲ０１３ｅｒｚｅｅｓｔとＰ、　５ｅｙｔｒｉｅｄによる「交 流および直流人力信号に対して時分割乗算器の応答の数値算出（Ｅｖａｌｖａｔ ｉｏｎ　ｏｆ　ｔｈｅ　Ｒｅ５ｐｏｎｓｅ　ｏｆ　Ｔｉｍｅ−Ｄｉｖｉｓｉｏｎ Ｍｉｌｔｉｐｌｉｅｒｓ　ｔｏ　Ａ、　Ｃ，ａｎｄ　Ｄ、　Ｇ、　Ｉｎｐｕｔ、 　Ｓｉｇｎａｌｓ　）　」時分割乗算器ネットワークは通常２つの入力パラメー タのうちの１つを供給するパルス幅変調回路およびスイッチング回路を有して構 成され、常に変調器の出力信号によって制御される。上記出版物■に記載されて いるように、変調回路は６つの原則の何れか１つに従って動作するように構成さ れている。原則の第１として、変調要素は入力量に比例する。従って、パルス又 はサンプリング周波数は入力振幅に従って変化し、そして積分処理が頼りにされ る。第２の原則において、変調要素は入力パラメータに比例して維持されるが、 サンプリング周波数は入力振幅に依らずに固定される。このような装置では、積 分は要求されない。第６の原則は基準電流放電および比較器検出の利用に関係す るキャパシタを充電する入力パラメータにたよっている。第２の原則と同様に積 分は実行されない。

時分割乗算器を利用する変換器の設計者によって選ばれた上記いくつかの原則の ために、電圧入力変圧器は本質的に入力信号の位相シフトを喚起し、そして設計 精度の命令はこのような誤りが訂正されることを要求するだろう。更に、出力信 号と関係する電力要素は変換器によって生成され、そのとき、例えば６００から ９０°の選択された位相シフトは変換器の設計に役立てられなければならない。

一般に、例えば第１の原則に従って動作する変換器の積分段の中で位相シフト訂 正を与えるための共通の技術は、利得のない位相シフトを喚起する分離補償回路 を提供することである。このような位相シフト訂正が達成され得るが、含まれた 分離回路は完全な変換システム設計の中で自己の誤りを伝えることが観察されて きた。このように、増幅器又はこれと類似したもの、すなわち、オフセット電圧 、わき道にそれさせる温度およびこれと類似するものと共に便宜上導入される困 飯が精度と信頼性の喪失の結果と共に導かれる。

！−泊 本発明は時分割乗算方法を利用し、高精度位相調整を提供する電力変換器の如く 電力算出装置を提出する。この位相調整は性質上ディジタルで、そこで、アナロ グ調整システムと別の方法で遭遇した誤りから免れ得る。発明の位相調整法はま た監視および測定要素へ遭遇される位相誤り訂正を実行すると同様の選択された 位相シフト、例えば６０°又は９０°における広い柔軟性の特徴を示す。

発明の別の目的と特徴は、第２の監視される電気的パラメータに対応する第２の 信号を受けるための第２の監視手段と共に、第１の監視される電気パラメータに 対応する第１の信号を受けるための第１の監視手段を有する電力算出装置を歩供 することである。時分割変換回路は出力において対応するパルス幅変調・ξルス 列信号を導くための第１の信号に応答して備えられる。スイッチング５ 回路は第２の監視手段と接続され、そして第２の信号を選択的に送るように動作 可能に備えられている。ロウパスフィルタはそこから送られた第２の信号を受け 、そして電力算出信号を規定する積を導出する如く備えられている。位相調整は 時分割変換出力に接続される入力を有するＮ位置ディジタル回路の使用を介して 実行され、そしてパルス幅変調−ξルス列の所定時間遅延を及ぼすためにその出 力に絶えずそのパルス幅変調パルス列を実質的に折り返すためにサンプリング周 波数ｆｃにおけるクロック或いはインクリメント入力に対して応答する。この時 間遅延は所望の位相調整を達成する。発振器はディジタルネットワーク又はクロ ックを発生するための回路又はインクリメント入力と接続される出力を有して備 えられ、そして、ディジタルネットワーク又は折り返しパルス列に応答して後の 動作に影響を及ぼすスイッチング回路を備えた回路に接続するための装置が備え られている。

発明の他の特徴および目的は１以上のＮ段又はディジタル回路のような位置シフ トレジスタを利用する上述した電力算出装置を提供する。このシフトレジスタは 水晶被制御発振器として存在する発振器と共に、又は位相閉ループネットワーク と結合して動作するかも知れない。

発明の別の目的はアドレスカウンタネットワークと共に動作する１以上のＮ段又 は位置ランダム・アクセス・メモリを利用する上述した電力算出装置を提供する 。後者のネットワークは水晶被制御発振器又は位相閉ループネットワークの何れ かによって所望のサンプリング周波数で駆動されることができる。

発明の別の目的はライン周波数に応答し、そしてディジタル位相シフト装置のた めに利用されるランダム・アクセス・メモリと組合わされるシフトレジスタ又は アドレスカウンタの何れかの出力と入力との間に接続される位相閉ループの如き 発振器を提出する。

発明の他の目的は一部は明らかであり、そして一部は以下に述べられるだろう。

発明は、従って、次の開示において例示される構成、要素の結合および部分の配 置を有する装置を含む。

発明の特徴と目的の一層十分な理解のために、添付図面に伴なってなされる次の 詳細な説明を参照されたい。

図面の簡単な説明 第１図はＱ１パールおよびワットを示す変換器の使用範囲を表わす一組の曲線図 、 第２図は発明に従った変換器の概略ブロックダイヤグラム、 第３図はブロックダイヤグラム方式で示される反復部分を備えた発明に従った変 換器の回路図第４図は第６図の回路の構成要素のための交流装置を示す概略回路 図、 第５図は第４図の回路に関係する１組のタイミング曲線図である。

第１図を参照すると、実質的かつ正確な位相調整のだめに有能な変換器システム の重要な値が図示されている。

その中で曲線は代表的なＱ一時間変換器の使用範囲、曲線１０によって表わされ るＱ値出力、１２で表わされるワット曲線および１４で表わされるバール曲線を 示している。Ｑはボルト×アンＲアＸ　ｃｏｓ　（θ−６０°）として定義され 、これに対しバールはボルト×アン投アＸＣＯ日（θ−９０°）として定義され る。曲線によって表わされる変換器の特徴はＱが監視されているところでは、ワ ット値と同様にすべてのＱ値は６０°進み（力率０．８６６進み）から９０’遅 れ（力率０遅れ）まで正であることを示している。変換器システムのＱ出力信号 は次式によって表わされるように直接の計算によってバール無効電力に変換され る。

バール−（２Ｑ−ワット）１５ そして無効エネルギー・バール時−２（Ｑ時−ワット時）／βバール特性曲線１ ４を観察すると、代表的実用システムにおける力率の所望範囲上の１つのＱ特性 と対応する１つの一ミール特性は負の領域を有することに気ずかれるかもしれな い。バール時データが要求され、それ以上要求されないところでは、２つの出力 信号が進み力率条件のための負の比較出力のために要求されるだろう。

従って、変換器の出力は装置の中の磁気トラック上に記録され、選択６０°位相 はノミール時が得られるＱ時値を記録するために利用されるかも知れない。全て このようなＱ時値は代表的に示される力率範囲上で正の量を表わす。このような データは、通常、比較的容易に対応するバール時の評価を達成するために要求さ れる計算を実行できるコンピュータへ導かれる。

第２図を参照すると、時分割乗算の上記６つの列挙された法則のいくつかを利用 する変換器のゾロツク図表示がブロック図法で表わされている。一般に、ワット 又は無効電力のために評価されるラインは２つの電気ノξラメータ、例えば、電 圧と電流の夫々を決定するために監視され、又はタップにつながれる。従って、 変換器又はこれと同様な物によって生じる信号の測定と同様な瞬間表示のために 監視する電圧がブロック１６に表わされている。この被測定出力は更にＶよと符 号されるライン１８で表わされる。測定における変換器又は同様な物の使用のた めに、監視されるラインの電圧Ｅは位相φ１を有して表わされ、これに対し、続 いて監視および測定するライン１８上の電圧は最終的にある形の訂正を要求する 小さな誤りと対応する位相φ２を含有したものとして表わされるかも知れない。

従来、この位置における位相のこのような訂正はアナログ回路によりライン１８ においてなされたが、このような誤り調整はいま本質的に本発明と共に発展され るかも知れない。

同様に、第２の電気パラーータ、すなわち電流はブロック２０で表わされたよう に監視されかつ測定される。

前述のように、そのように監視されるライン電流工はθ１９ の角度で位相特性を有するものとして表わされ、夫々＋■２および一層２と符号 されるライン２２および２４上の被測定出力のための特性は僅かに変化された位 相角θ２を有する電流工として表わされるかも知れない。

時分割乗算を有する定型的な方法では、波形はその振幅がひとつの電気パラメー タと比例しそしてその時分割が他のパラメータと比例して発生される。波形の平 均値は乗算を表わしている。第２図の表示において、波形の時分割は上記原則に 従って実行され、そしてこの時分割はブロック２６の中で表わされ、このブロッ クはライン１８上の電圧監視信号Ｖ□を受ける如く示されている。

時分割変換部２６はパルス幅変調・ξルス列出カ■３を生じ、そのデユーティサ イクル（ｔ□−ｔ２）／（ｔ□＋ｔ２）は入力電圧の倍数、ある定数Ｈに等しく なり、すなわち、次式が得られる。

（ｔ□−ｔ２）／（ｔ１＋ｔ２）　＝＝ＫＶ１このパルス列は結局、通常２８で 表わされる電圧被制御スイッチング回路を駆動するために利用される。上記デユ ーティサイクルに従ってこのように駆動されるスイッチング回路２８は、ｖｏと して表わされるライン６４上の積を特定する出力信号を与えるために、ライン２ ２および２４上の電圧信号をライン６ｏに沿ってブロック６２で声わされるロウ パスフィルタを介して導くために交互に動作する。

この発明に従うと、■３で指示される信号を運ぶライン１０？！表昭５８−５０ ０８７３　（６）６６上の時分割変換部２６の出力はブロック６８で表わされる ディジタル遅延部の入力に導入される。遅延部６８において、高精度の時間遅延 が・ξルス列に加えられ、その遅延の間隔はバールのカテゴリー化した出力を生 じるための９０°のシフト又はＱのカテゴリー化した出力を導出するための６０ °の位相シフトを達成するために所定の遅延を挿入することと同様に、例えば電 圧監視１６上に生成されるいくつかの位相誤りを訂正するために選択されるかも 知れない。従って、ライン４０上の遅延部６８からの遅延されたパルス列はこの 非常に望ましい高精度の結果を達成するためにスイッチ部２８を駆動するために 利用される。それからライン６４上の出力信号Ｖ。

は角θによって位相調整されそして次のように表わされるかも知れない。

ｖ−ｖｖ　Ｊ ０　１　２ ブロック６８に表わされたディジタル遅延の実行は例えば遅延がシフトレジスタ 又は交互に、定型的なランダム・アクセス・メモリによって与えられるいくつか の型を取るＮ位置ディジタル回路による。それらの構成要素の何れかへのクロッ ク入力が水晶制御発振器又は位相閉ループ技術の利用を通して与えられるかも知 れない。それらの実行は次の論−及において一層詳細に述べられる。

第６図を参照すると、例えばワットおよびバールが規定される出力信号を生成す るために適合される６チヤンネル変換器が表わされている。６チヤンネルの各々 は例１ えば前述し、そして再び４４．４６および４８のブロックによって表わされる電 圧監視の如き電気パラメータ監視を含む。それらの個々のチャンネル内の回路は 同一であり、電圧監視部４８に関してだけ詳細に述べられている。

電圧監視部４８はヒステリシス特性を有するトリガに結合して動作する積分段を 利用する変化の時分割変換部に結合して動作する。この事については電圧監視部 ４８からの信号はライン５６に沿って演算増幅器５４０反転、負端子入力に直接 接続される入力抵抗５２を介在するライン５０に沿って印加される。また、電圧 制御スイッチＳ１又は点線境界６０内に配置された同等物の出力ライン５８はラ イン５６に接続され、そしてライン６２から導出される電圧信号レベルによって 制御される。スイッチング部Ｓ１は交互の接続の結果としてライン５８上に基準 電圧、即ち抵抗６８を組入れているライン６６を介してスイッチに接続される基 準電圧と適当な結合を与える。同様に、負の基準電圧はライン７２および抵抗７ ４を介してスイッチＳ１に接続される電源７Ｄから与えられる。上述したことを 実施するための技術変更は当業者によってなされるだろう。

演算増幅器５４は通常８０で表わされている積分段として動作するために、フィ ードバックライン７８内のキャパシタ７６と動作上関係している。好適な積分器 設計を保持することで、増幅器５４の非−反転すなわち正の端子入力はライン８ ２で表わされるように接地されている。ライン８４上の積分段８０の出力は８６ で表わされる２つのスレッシホール）パシュミットトリガの入力に導入され、そ の出力は■３と符号されるライン８８上に表わされる。トリガ８６はライン８４ 上の入力に応答して選択した正および負のスレッシホールトゝ・スイッチングレ ベルを有して実行する。ライン６２はライン８８に接続されているから、この出 力は供給され、すなわちその動作を実行するために電圧制御スイッチＳ１と連結 して動作する。

本変換器の実施例の電流監視部はブロックｉｏｎ、１０２および１０４における ６つの位相装置に関して表わされている。特に電流監視１０４の出力の詳細な実 行を考えると、このような監視は通常変成器によって考えられ、その出力は点線 の境界１１０の内側に表わされる電圧被制御スイッチング回路Ｓ２の極とライン １０６および１０８を介して接続されている。ライン１０６と１０８はその中央 タップがライン１１８を介して接地されるライン１１６内の抵抗１１２と１１４ に接続されているために反対極性の信号■２を送る。それらの信号はライン電力 に関係する位相誤りを禁止するであろう。そして交互に、スイッチング回路Ｓ２ を介してロウパスフィルタ１２２の入力に接続されるライン１２０へと通過され 、後にライン１２４上に積出力■。を与える。スイッチＳ２は結局ライン８８上 の交流出力電圧■３によって駆動される。しかし、この発明に従うと、スイッチ 駆動パルスの列は、例えば所望の遅延を達成するために適切な１ビツト容量を有 する直列、スタテックシフトレジスタの如きＮ位置ディレタル回路によって非常 に正確に時間通りに遅延される。例えば、このようなシフトレジスタは、例えば カリフォルニア、サンタクジラにあるシナチック（３ｙｎｅｒｔｅｋ　）社によ って販売されている５Ｙ２５３３型であってもよい。シフトレジスタはライン８ ８−と接続されるＤ入力端子を有する１２６で示される。この１，０２４ビツト レジスタは、ブロック１６０で示される水晶被制御発振器の出力に順番に接続さ れ、ライン１２８からクロックＧＫ端子出力に対しパル列入力によってクロック される。シフトレジスタ１２６の対応する出力は電圧被制御スイッチＳ２と駆動 関係に配置されるライン１３２上に存在する。示された装置と共に、対応する高 精度遅延、例えば９０°の位相シフトが発振器１３０におけるクロック入力サン プリング周波数の適当な選択によってレジスタ１２６に導入されるかも知れない 。この遅延はまた装置への監視および測定入力において絶えず発生される位相誤 りのために調整するかも知れない。選択される遅延はライン１２８からのクロッ ク入力における周波数によって割られる例えば１０２４０ビツトすなわち位置の 数Ｎに等しシ・であろう。

このように、サンプリング周波数ｆｃはＮおよびライン周波数ｆｉｎによって乗 算され、位相シフトの所望の度数によって割られる６６０°と等しいであろう。

すなわち次式を得る。

ここにｘｏは所望の位相シフトである。

位相誤りを考慮しないと、Ｑのカテゴリ化した読み出しのためのディジタルに導 入された時間遅延を与えることはビット即ち位置容量；Ｎとサンプリング周波数 との間に次の関係式を含んでいる。

ｆｃ　＝　６Ｎ　ｆｉｎ 同様に、バールのカテゴリ化した読み出しのための選択した変数間の関係は次の ようになる。

９０°位相シフトにとって、結果として発生する遅延は６０　Ｈｚライン周波数 とすると１秒の％４０と等し〜・であろう。ライン１２８から印加されるサンプ リング周波数を選択することにおいて、ライン８８上のトリガ８６から供給され るパルスに関する適切なサンプル速度を導き出す如くなされなければならない。

パルス幅の正確な図解を引出すために、このようなサンプリング周波数はこのよ うなパルスの最小幅の少なくとも２倍であろう。この考えは又ビット数Ｎは必要 なサンプリング周波数において所望の遅延を導出するために十分な大きさでなけ ればならないことを要求する。ディジタル遅延フォーマットを利用することによ り、変換器の精度はアナログ方法で達成される０、１０％精度以上の範囲までか なり高められるかも知れない。特に、ディジタル分野の方法は温度効果およびそ れと同様な物によって別の方法で発生される５ 困難を避ける。変換器の使用はライン電力を導出する実用上に関係するために、 システムの６０Ｈ２周波数は一般にそこから独立したクロック入力を発生する水 晶被制御発振器と結合する１２６の如きシフトレジスタの使用を認めるために十 分正確である。

第６図の変換器の残りの２チヤンネルは、例えば監視４６および１０２を利用す るチャンネルは上述したチャンネルと同一である時分割乗算１３４を有するもの として表わされていることを通常の方法において示されている。

この事については、ブロック１３４はライン１３６を介してから電圧監視４６か ら供給されることが示され、これに対し、乗算部はライン１６８を介してから電 流監視１０２によって指定されることが示されている。乗算部１６４の出力はラ イン１４０上に表示され、次に集合点１４２へと進む。同様に、時分割乗算部１ ４４はライン１４６を介して電圧監視４４およびライン１４８を介して電流監視 １００と接続される。乗算部１４４の出力はライン１５０上に存在し、集合点１ ４２へと進む。全３チヤンネル変換装置の出力は出力Ｖ。（合計されている）を 示すライン１５２上に表示されている。

変換器装置の測定、標準およびこれと同様のものはディジタル遅延法の利用を通 してたやすく実行される。例えば、水晶被制御発振器１３０の出力は例えば９０ °位相シフトが通常発生される２によって割られるかも知れない。点線の境界１ ５４に表わされているように、２によ６ って発振器の出力を割ることにより、１８０°の位相シフトは標準ワット又はこ れと同様な物に対して便宜上価値のない技術によって非常に容易な調整を認める 如く展開される。

第４図に移ると、ディジタル遅延を実行するためにランダム・アクセス・メモリ が利用される発明の実施例が概略的に図示されている。図において、第６図に関 して述べられたようなライン８８および１６２は再び設けられているが、これら は夫々Ｎビット即ち位置スタテック・ランダム・アクセス・メモリ（ＲＡＭ）１ ６０のＤ端子へおよびＱ端子から導くように示されている。このＲＡＭは、例工 ば、１０２４Ｘ１ビツトの種類があるだろう。読れる周期プログラマブルカウン タ１６２−１６４の特定の出力端子と接続されている。このことに関し、カウン タ１６２のキャリー出力はライン１６６を介したカウンタ１６６のＴ−イネーブ ル人力ＴＥに接続され、これに対しライン１６８上の同様の結合がカウンタ１６ ３と１６４を相互に接続する。カウンタ１６２−１６４へのクロック入力は夫々 ライン１７０−１７２を経て次にブロック１７８で表わされる水晶被制御発振器 に接続されるライン１７６と接続されている。このように備えられる接続と共に 、キャリー・戻り（１ｏｏｋ　−ａｈｅａｄ　）計数ネットワークが表わされる 。発振器１７８によって与えられる周波数はで１と１７ 符号され、そしてそのラインはライン１７８を介してＲＡＭ１６０のイネーブル 端子Ｅへ導かれる。同様に、カウンタ１６２の出力Ｑ１は信号ｆ２を伝送する如 く符号され、インバータ１８０を介してＲＡＭ　１６０の読み出し−書き込み端 子に接続される。ＲＡＭ　１６０のＱ出力は例えば便宜上フリップフロップとし て存在するかも知れないラッチ１８４にライン１８２を介して接続される。ラン チ１８４のクロック入力はＮＯＲゲート１９０を介してカウンタ１６２のＱ１出 力ｆ２と接続されるライン１７６上の発振器１７８の周波数ｆ１かも取り出され るｆ３で示されるライン１８６上の信号を受ける。

明らかなように、発振部１７８は第６図で示される１６０と対応している。カウ ンタ１６２−１６４は例えばテキサス州、オースチンにあるモトローラ社によっ て製造されたＭＣ１４１６３型であるかも知れない。

このようにして示された装置と共に、さらに第５図を参照すると、動作時間ｔを 延長するフレームが水晶被制御発振器１７８の出力ｆ１を表わすタイミング図１ ９２上に表わされている。示された「フレーム」の間、読み出しおよび書き込み サイクルがＲＡＭ　１６０のアト９レスポートＡ。−Ａ９の与えられた一つに関 して実行される。カウンタ１６２のＱ□出力ｆ２はタイミング曲線１９４上に表 わされ、そしてＲＡＭ１６０の書き込み端子Ｗに直入されるその被反転部はタイ ミング曲線１９６上に表わされる。ｆ３で示されるＮＯＲゲート１９０の出力は 曲線１９８上に示１８　特表昭５８−’、）ＯＤ８７３　（８）され、そしてこ の曲線は出力ライン１８２において読み取られる最終ビットを表わす情報を保持 する曲線であるとしてラッチ１８４０部分を示して℃・る。動作上、ＲＡＭ１６ ０の与えられるアト９レスポートの各読み出しサイクルおよび書き込みサイクル のために、このよシな端子にある情報は結局ライン１６２上にデータ出力として 読み出され、これに対して入力する新情報はそのアトゝレスに読み込まれる。そ れから遅延間隔は全直列のアドレスポートＡ。−Ａ９を介して進むために要求さ れる時間によって制限されている。再び、遅延間隔は位置即ちアドレス値Ｎと共 に水晶被制御発振器の出力によって決定され、そしてディジタル分野の接近によ り高精度が達成される。

前述したように、クロック周波数が所望の位相交流に従っておよびライン周波数 に関して選択される。例えばＲＡＭ１６０はモトローラ半導体製造社によって販 売されている１４６５０８型であるかも知れない。

６チヤンネル変換器は第６図に関して述べられたように考えられ、１６０上に利 用されている付加的ＲＡ　Ｍ　、即ちＲＡＭ１６０は例えば１０２４Ｘ４ビツト 可変としているかも知れない。後者に関しては、１０２４ｘ３ビツト構成が現在 役立たない。このようなマルチ−チャンネル方法に共にカウンタ１６２−１６４ の唯一のネットワークが動作される必要がある。

監視されるライン電力の周波数が変わる場所では、クロック即ちサンプリング周 波数が入力即ちライン周波数９ に比例して維持するよう配置されることが望ましい。従って、第６図に示される シフトレジスタの実施例又は第４図のＲＡＭ１６０の実施例のために、水晶被制 御発振器１７８即ち１６０は一般は想像即ち点線境界法で２００で示される位相 監視・訂正回路と共に配置されるかも知れない。更に、分割・位相選択回路は通 常および想像上２０２で示される。この回路はサンプリング周波数ｆｃを抽出す ることで上述したように使用される値３６０’を表Ｏ わしでいる。ネットワーク２０２を更に詳細に参照すると、カウンタ１６４のギ ャリー出力は想像上２０６で示される同様のカウンタのＴ−イネーブル端子ＴＥ にライン２０４を経て直接入力される。カウンタ２０６のクロック入力はライン １７４と接続され、これに対しそのＱｌ−Ｑ４出力は点線境界２１０によって表 わされたｘ０度数選択回路にライン・グループ２０８を経て直接入力される如（ 示されている。示される装置と共に、選択回路２１０は位相監視・訂正ネットワ ーク２００に従うために分割器２０６の出力ＱニーＱ４の何れが使用されるかを 選択する。

回路２１０への非分割周波数信号入力はカウンタ１６４のＱ４出力から延長して 示され点線２１２によって表わされている。従って、適当なオ投レータの選択に よって、何らかの所望の分割又は非分割が便合のよい選択回路を介して実行され るかも知れない。回路２１０の出力は位相監視・訂正ネットワーク２００のひと つの入力に直接入力される。この実施例では、ネットワーク２００は位相閉ルー プとしであるかも知れない。便宜上、構成において、位相閉ループは例えば第６ 図のライン５０上に生成されるライン周波数信号■□を受けるために配置され、 現在ライン２１８上に表わされる点線ブロック２１６に表わされた位相比較器を 含むことが見られる。ライン２１４および２１８から入力を受けると、比較器２ １６はその出力がライン１７６と接続されている点線２２４上にある点線ブロッ ク２２２によって表わされる電圧制御発振器の周波数出力を確立するために直接 入力されおよび動作する電圧出力を点線２２０上に発生するだろう。示された配 置と共に、ライン周波数の非常に正確な追跡が装置によって達成され、これに対 し、ディジタル回路によって課せられた遅延が位相シフ）ＸＯを達成する。

一定の変更カー以下に含まれる発明の範囲から免税することな（上述した装置に なされても良く、記述に含まれ又は添付図面に示される全てのことは実施例とし て限定された意味でなく解釈されるだろう。

基２閏 纂５図 国際調査報告

Claims (1)

1. 【特許請求の範囲】 １第１の監視される電気・々ラメータと対応する第１の信号を与えるための第１ の監視手段と、 第２の監視される電気・ξラメータに対応する第２の信号を与えるための第２の 監視手段と、 出力にそれと共に対応するパルス幅変調・ぐルス列信号を与えるために前記第１ の信号に応答する時分割変換手段と、 積カテゴリー電力算出信号を与えるために選択的に前記第２の信号を受けるため のフィルタ一手段と、前記時分割変換出力に接続される入力を有し、かつ前記パ ルス列の選択時間遅延を及ぼすためにその出力に絶えず前記パルス幅変調パルス 列信号を実質的に折り返すためにサンプリング周波数ｆｃにおいてクロック入力 と応答するＮ位置ディジタル回路手段と、前記クロック入力を発生するために前 記ディジタル回路手段と接続される出力を有する発振手段と、前記第２の監視手 段と共にかつ前記ディジタル回路手段出力へ接続され、そして前記フィルタ手段 へ前記第２の信号の適用を及ぼすために前記折り返し・モルス列信号に応答して 駆動可能なスイッチング手段とを含む電力およびエネルギー算出装置。 ２、前記ディジタル回路手段は少なくとも１つのＮ段シフトレジスタを含み、前 記発振手段は水晶被制御発振器である請求の範囲第１項記載の装置。 ２ ６、前記第１および第２の監視手段は所定のライン周波数ｆｉｎに夫々第１およ び第２の電気パラメータを生じ、そして前記サンプリング周波数ｆｃは実質的に ４Ｎｆｉｎとして選択される請求の範囲第２項記載の装置。 ４、前記第１および第２の監視手段は所定のライン周波数ｆｉｎに夫々第１およ び第２の電気ノξラメータを生じ、３６０゜ そして前記サンプリング周波数ｆｃは（丁ＸＮ）ｆｉｎとして実質的に選択さ妙 、ここにＸＯは角度における選択された位相シフトである請求の範囲２項記載の 装置。 ５、手動可能でかつ、前記ディジタル回路へ従う前半において前記サンプリング 周波数ｆｃを分割するために前記発振手段出力と接続される分割手段を含む請求 の範囲第６項記載の装置。 ６、前記第１および第２の監視手段は夫々所定ライン周波数ｆｉｎに第１および 第２の電気パラメータを発生し、前記サンプリング周波数ｆＣは実質的に６　Ｎ 　ｆｉｎとして選択される請求の範囲第１項記載の装置。 Ｚ　前記ディジタル回路手段は少なくとも一つのＮ段シフトレジスタを含み、 前記第１および第２の位相監視手段は所定のライン周波数ｆｉＨに夫々第１およ び第２の電気−ξラメータを発生し、 前記発振手段は前記ライン周波数ｆｉｎに応答し、そして前記ライン周波数ｆｉ ｎと同期して前記サンプリング周波数ｆｃを取出すために前記シフトレジスタへ の入力ト２３ 出力との間に接続される位相監視・訂正ネットワークを含む請求の範囲第１項記 載の装置。 ８、前記ディジタル回路手段は少なくとも一つのＮ設置列シフトレジスタを含み 、 前記第１および第２の監視手段は所定のライン周波数ｆｉ、ｎに夫々第１および 第２の電気パラメータを発生し、前記発振手段は前記シフトレジスタの出方およ び電圧制御信号を取出すために前記所定ライン周波数ｆｉｎに応答する入力を有 する位相比較器と、前記ライン周波数ｆｉｎと同期する前記サンプリング周波数 ｆｃを取出すために前記電圧制御信号に応答する電圧被制御発振器とを含む請求 の範囲第１項記載の装置。 ９　前記電圧被制御発振器は実質上４　Ｎ　ｆｉｎとして前記サンプリング周波 数ｆｃを与えるために配列されている請求の範囲第８項記載の装置。 １０、前記電圧被制御発振器は実質上６　Ｎ　ｆｉｎとして前記サンプリング周 波数ｆｃを与えるために配列されている請求の範囲第８項記載の装置。 １１、前記第１および第２の監視手段は所定のライン周波数ｆｉｎに夫々第１お よび第２の電気−ξラメータを発生し、 位相シフトである請求の範囲第８項記載の装置。 １２、前記ディジタル回路手段は、 ２４　特表昭５８−５００８７３　（２７）前記時分割変換出力と接続されるデ ータ入力端子、前記ディジタル回路手段出力として存在するデータ出力端子、Ｎ 記憶領域に関して選択的にアドレス可能な複数のアドレス可能、および前記記憶 領域を選択することに関しての読み出し動作を行うために動作可能な読み出し／ 書き込み端子手段を有するランダムアクセスメモリと、前記メモリ手段アドレス 端子と前記読み出し／書き込み端子手段に対応して接続される複数の出力を有し 、前記データ出力端子からの前記折り返しを及ぼすために前記Ｎ記憶領域に読け て前記パルス幅変調パルス列に対応するデータを読み出しおよび書き込むために 前記発振器手段クロック入力に応答して駆動可能なアドレスカウンタ手段と、 を含む請求の範囲第１項記載の装置。 １６、前記データ出力端子に接続され、前記アドレスカウンタ手段の最初の前記 出力に応答し、そして前記データ出力端子の読み出しを選択的に保存するために 前記発振器手段のクロック入力に応答するラッチ手段を含む請求の範囲第１２項 記載の装置。 １４、前記発振器手段は水晶被制御発振器である請求の範囲第１２項記載の装置 。 １５、前記第１および第２の監視手段は夫々第１および第２の電気パラメータを 与えられたライン周波数ｆｉｎ上に発生し、そして前記サンプリング周波数ｆｃ は４　Ｎ　ｆｉｎの如く実質的に選択される請求の範囲第１４項記載の装５ 置。 １６、手動で動作できかつ前記ディジタル回路へ従う前半において前記サンプリ ング周波数ｆｃを分割するために前記発振器に接続される分割手段を含む請求の 範囲第１５項記載の装置。 １Ｚ　前記第１および第２の監視手段は夫々第１および第２の電気・ξラメータ を、与えられるライン周波数ｆｉｎに生じ、そして前記サンプリング周波数ｆｃ は実質的に６Ｎ　ｆｉｎとして選択される請求の範囲第１４項記載の装置。 １８、前記第１および第２の監視手段は夫々第１および第２の電気ノξラメータ を、与えられるライン周波数ｆｉｎに生じ、前記サンプリング周波数はｆＣは実 質的にける選択された位相シフトである請求の範囲第１４項記載の装置。 １９　前記第１および第２の監視手段は夫々第１および第２の電気パラメータを 、与えられたライン周波数ｆｉｎに生じ、そして前記発振手段は前記与えられた ライン周波数ｆｉｎに応答し、そして前記与えられたライン周波数ｆｉｎと同期 して前記サンプリング周波数ｆｃを駆動するために前記アビレスカウンタへの入 力と出力との間に接続される位相監視・訂正ネットワークを含む請求の範囲第１ ２項記載の装置。 ２０、所定出力のバイナリ分割信号を導くために前記アビレスカウンタとカスタ −１に接続される第２０カウンタ手段と、前記位相監視・訂正ネットワークへ従 うために選択された前記バイナリ分割信号を受けるための位相シフト選択回路手 段を含む請求の範囲第１９項の装置。 ２１、前記第１および第２の監視手段は夫々第１および第２の電気パラメータを 、与えられたライン周波数ｆｉｎに生じ、前記発振手段は電圧制御信号を導くた めに前記アドレスカウンタ手段の出力と前記与えられたライン周波数ｆｉｎに応 答する入力を有する位相比較器と、前記ライン周波数ｆｉｎと同期して前記サン プリング周波数ｆＣを導くために前記電圧制御信号に応答する電圧被制御発振器 とを含む請求の範囲第１２項記載の装置。 ２２、前記サンプリング周波数ｆｃは実質的に４　Ｎ　ｆｉｎとして選択される 請求の範囲第１９項記載の装置。 ２６、前記サンプリング周波数ｆｃは実質的に６　Ｎ　ｆｉｎとして選択される 請求の範囲第１９項記載の装置。 ２４、前記第１および第２の監視手段は夫々第１と第２の電気パラメータを、与 えられたライン周波数ｆｉｎに生じ、そして前記サンプリング周波数ｆｃは実質 的にける選択された位相シフトである請求の範囲第１９項の装置。 ２５、与えられた周波数ｆｉｎにおいて与えられた電力と位相特性を表わすため に電力ラインを監視するための変換器であって、 ２７ それと共に対応する第１の被測定信号を導くために前記電力ラインの第１の電気 パラメータを監視するための手段と、 積分された出力を与えるために、前記第１の被測定信号に応答して反転する入力 を有する増幅器を含む積分段手段と、 前記積分された出力と対応してその出力に時間可変駆動信号を与えるために前記 積分された出力に応答するトリガー手段と、 それと共に対応する反対極性の第２および第６の信号を導くために前記電力ライ ンの第２の電気パラメータを監視するための手段と、 前記時間可変駆動信号に応答して前記増幅器の反転入力へ反対極性の第１および 第２の基準信号の供給を交互に及ぼすための手段と、 前記第２および第６の被測定信号を選択的に受けそして電力応答出力を与えるた めのロウパスフィルタ手段と、前記トリガ手段出力に接続される入力を有し、所 定の時間遅延を及ぼすためにその出力に持続して前記時間可変駆動信号を実質的 に折り返すためにサンプリング周波数ｆＣにおけるインクリメント入力に応答す るＮ位置ディジタル回路手段と、 前記インクリメント入力を発生するために前記ディジタル回路手段に接続される 出力を有する発振器手段と、第２の電気パラメータを監視するための前記手段と 共に、前記ディジタル回路手段出力と接続され、前記ロウパスフィルタ手段へ前 記第２および第６の被測定信号の供給を行うために前記折り返えされる時間可変 駆動信号に応答して駆動可能なスイッチング回路手段と、を含むことを特徴とす る変換器。 ２６、前記ディジタル回路手段は少なくともＮ段シフトレジスタを含み、前記発 振器手段は水晶被制御発振器である請求の範囲第２５項記載の変換器。 ２Ｚ　前記サンプリング周波数ｆｃは実質的に４　Ｎ　ｆｉｎとして選択される 請求の範囲第２６項記載の変換器。 ２８、手動で駆動できかつ前記ディジタル回路へ従う前半に前記サンプリング周 波数を分割するために前記発振器手段と接続される請求の範囲第２７項記載の変 換器。 ２９　前記サンプリング周波数ｆｃは実質的に６Ｎｆｉｎとして選択される請求 の範囲第２６項記載の変換器。 ６０、前記第１および第２の監視手段は夫々第１および第２の電気パラメータを 、与えられたライン周波数ｆｉｎｆｉｎとして選択され、ここにＸｏは角度にお ける選択された位相シフトである請求の範囲第２６項記載の変換器。 ６１、前記ディジタル回路手段は少なくとも一つのＮ段シフトレジスタを含み、 前記発振器手段は前記周波数ｆｉｎに応答する位相閉ループネットワークを含み 、前記周波数ｆｉｎに同期する前記サンプリング周波数ｆｃを導くための前記シ フトレジスタの入力と出方との間に接続され９ ることを特徴とする請求の範囲第２５項記載の変換器。 ６２、前記ディジタル回路は、 前記時分割変換出力に接続されるデータ入力端子、前記ディジタル回路手段出力 として存在するデータ出力端子、Ｎ記憶領域に関して選択的にアドレス可能な複 数のアドレス端子、および選択された前記記憶領域に関しての書き込み動作およ び選択された前記記憶領域に関しての読み出し動作を及ぼすために駆動可能な読 み出し書き込み手段を有するランダムアクセスメモリと、前記記憶手段アドレス 可能と前記読み出し書き込み端子手段とに対応して接続される複数の出方を有し 、前記データ出力端子からの前記折り返しを及ぼすために前記Ｎ記憶領域に沿っ て続けて前記時間可変駆動信号に応答してデータを読み出しおよび書き込むため に前記発振器手段のインクリメント入力に応答して駆動可能なアドレスカウンタ 手段と を含む請求の範囲第２５項記載の変換器。 ６６、前記データ出力端子に接続され、そして前記データ出力端子の読み出し出 力を選択的に保持するために前記アドレスカウンタ手段の最初の前記出力と前記 発振器手段のクロック入力に応答するラッチ手段を含む請求の範囲第６２項記載 の変換器。 ６４、前記発振器手段は水晶被制御発振器である請求の範囲第３２項記載の変換 器。 ６５、前記サンプリング周波数ｆｃは実質的に４　Ｎ　ｆｉｎとして選択される 請求の範囲第６４項記載の水晶被制御発振器。 ６６、前記サンシリンダ周波数ｆｃは実質的に６Ｎｆｉｎとして選択される請求 の範囲第３２項記載の変換器。 ６Ｚ　手動で駆動できかつ前記ディジタルネットワークへ従う前半において前記 サンプリング周波数を分割するための前記発振器手段出力に接続される分割手段 を含む請求の範囲第６５項記載の変換器。 ６８、前記発振器手段は前記与えられた周波数ｆｉｎに応答し、そして前記与え られたライン周波数ｆｉｎに同期して前記サンプリング周波数ｆｃを導くために 前記アドレスカウンタ手段の入力と出力との間に接続される位相監視・訂正ネッ トワークを含む請求の範囲第６２項記載の変換器。 ６９　所定出力のバイナリ分割信号を導くために前記アト９レス力ウンタ手段と カスケード形に接続される第２のカウンタ手段と、前記位相・訂正ネットワーク に従うための選択された前記バイナリ分割信号を選択的に受けるだめの位相シフ ト選択回路手段を含む請求の範囲第３８項記載の変換器。