JP3336105B2 - マルチプレクサ装置 - Google Patents
マルチプレクサ装置Info
- Publication number
- JP3336105B2 JP3336105B2 JP03524894A JP3524894A JP3336105B2 JP 3336105 B2 JP3336105 B2 JP 3336105B2 JP 03524894 A JP03524894 A JP 03524894A JP 3524894 A JP3524894 A JP 3524894A JP 3336105 B2 JP3336105 B2 JP 3336105B2
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- transistor
- transistors
- group
- resistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000000295 complement effect Effects 0.000 claims description 11
- 238000010586 diagram Methods 0.000 description 5
- 238000007599 discharging Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/62—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors
- H03K17/6257—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors with several inputs only combined with selecting means
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ａ）トランジスタの少
なくとも第１および第２の群がそれぞれ第１、第２およ
び少なくとも１つの第３のトランジスタを含んでおり、
ｂ）同一の群のトランジスタのエミッタが互いに接続さ
れるとともに、それぞれ電流源を介して第１の供給電位
に対する端子と接続されており、ｃ）各群の第１のトラ
ンジスタのコレクタが互いに接続されており、また第１
の抵抗を介して第２の供給電位に対する端子と接続され
ており、ｄ）第１の抵抗のコレクタ側の端子が出力端子
と接続されており、ｅ）各群の第２のトランジスタのベ
ース端子がそれぞれデータ信号に対する入力端子であ
り、ｆ）各群の第３のトランジスタのベース端子がそれ
ぞれ選択信号に対する端子であり、ｇ）選択信号が互い
に相補性の信号であることを特徴とするマルチプレクサ
装置に関する。
なくとも第１および第２の群がそれぞれ第１、第２およ
び少なくとも１つの第３のトランジスタを含んでおり、
ｂ）同一の群のトランジスタのエミッタが互いに接続さ
れるとともに、それぞれ電流源を介して第１の供給電位
に対する端子と接続されており、ｃ）各群の第１のトラ
ンジスタのコレクタが互いに接続されており、また第１
の抵抗を介して第２の供給電位に対する端子と接続され
ており、ｄ）第１の抵抗のコレクタ側の端子が出力端子
と接続されており、ｅ）各群の第２のトランジスタのベ
ース端子がそれぞれデータ信号に対する入力端子であ
り、ｆ）各群の第３のトランジスタのベース端子がそれ
ぞれ選択信号に対する端子であり、ｇ）選択信号が互い
に相補性の信号であることを特徴とするマルチプレクサ
装置に関する。
【０００２】
【従来の技術】このようなマルチプレクサ装置はドイツ
特許出願公開第4030631 号明細書から公知である。各電
流スイッチは、ベースに固定の参照電位を与えられてい
る参照トランジスタを含んでいる。十分なＳＮ比を確保
するためには、最小の信号レベルスパン（４００ｍＶ）
を下回ってはならない。このことは最大動作速度を制限
する。なぜならば、寄生的なコレクタ‐基板間キャパシ
タンスが全信号レベルスパンにわたり充放電されなけれ
ばならないからである。
特許出願公開第4030631 号明細書から公知である。各電
流スイッチは、ベースに固定の参照電位を与えられてい
る参照トランジスタを含んでいる。十分なＳＮ比を確保
するためには、最小の信号レベルスパン（４００ｍＶ）
を下回ってはならない。このことは最大動作速度を制限
する。なぜならば、寄生的なコレクタ‐基板間キャパシ
タンスが全信号レベルスパンにわたり充放電されなけれ
ばならないからである。
【０００３】
【発明が解決しようとする課題】本発明の課題は、公知
のマルチプレクサ装置を、より高い動作速度が等しいＳ
Ｎ比において可能であるように改良することにある。
のマルチプレクサ装置を、より高い動作速度が等しいＳ
Ｎ比において可能であるように改良することにある。
【０００４】
【課題を解決するための手段】この課題は、本発明によ
れば、ｈ）同一の群の第２および第３のトランジスタの
コレクタが互いに接続されるとともに、それぞれ第２の
抵抗を介して第２の供給電位に対する端子と接続されて
おり、ｉ）各群の第２の抵抗のコレクタ側の端子がその
つどの群の第１のトランジスタのベース端子と接続され
ていることにより解決される。
れば、ｈ）同一の群の第２および第３のトランジスタの
コレクタが互いに接続されるとともに、それぞれ第２の
抵抗を介して第２の供給電位に対する端子と接続されて
おり、ｉ）各群の第２の抵抗のコレクタ側の端子がその
つどの群の第１のトランジスタのベース端子と接続され
ていることにより解決される。
【０００５】
【実施例】以下、図面により本発明を一層詳細に説明す
る。種々の図面中の等しい回路部分には等しい符号が付
されている。
る。種々の図面中の等しい回路部分には等しい符号が付
されている。
【０００６】図１に示されている２：１マルチプレクサ
では選択信号Ａにより入力データ信号Ｄ０、Ｄ１の１つ
が選択され、この入力データ信号が次いでその出力端に
与えられる。マルチプレクサは個々に下記の要素を有す
る。即ち第１の電流スイッチは、電流源７を介して負の
供給電位ＶＥＥに対する端子に接続されているエミッタ
結合されたトランジスタ１、２、３を含んでいる。電流
源は固定電位ＶＣＳにより制御されるエミッタ側の抵抗
を有するバイポーラトランジスタを含んでいる。第２の
電流スイッチはエミッタ結合されたトランジスタ４、
５、６を含んでおり、それらのエミッタは電流源８を介
して供給電位ＶＥＥに対する端子と接続されている。第
１および第２の電流スイッチのトランジスタ１、２また
は４、５のコレクタ‐エミッタ区間は並列に接続されて
いる。それらのコレクタは各１つの抵抗９、１０を介し
て正の供給電位ＶＣＣに対する端子に接続されている。
トランジスタ１のベースは選択信号バーＡにより制御さ
れ、トランジスタ４のベースは相補性の選択信号Ａによ
り制御される。トランジスタ２、５のベース端子にデー
タ入力信号Ｄ０またはＤ１が与えられている。トランジ
スタ３、６のコレクタは互いに接続されており、また抵
抗１１を介して供給電位ＶＣＣに対する端子と接続され
ている。トランジスタ３、６のコレクタはさらに、出力
信号Ｂを導く出力端子１２と接続されている。トランジ
スタ３、６のベース端子はそれぞれ抵抗９または１０の
コレクタ側の端子と接続されている。
では選択信号Ａにより入力データ信号Ｄ０、Ｄ１の１つ
が選択され、この入力データ信号が次いでその出力端に
与えられる。マルチプレクサは個々に下記の要素を有す
る。即ち第１の電流スイッチは、電流源７を介して負の
供給電位ＶＥＥに対する端子に接続されているエミッタ
結合されたトランジスタ１、２、３を含んでいる。電流
源は固定電位ＶＣＳにより制御されるエミッタ側の抵抗
を有するバイポーラトランジスタを含んでいる。第２の
電流スイッチはエミッタ結合されたトランジスタ４、
５、６を含んでおり、それらのエミッタは電流源８を介
して供給電位ＶＥＥに対する端子と接続されている。第
１および第２の電流スイッチのトランジスタ１、２また
は４、５のコレクタ‐エミッタ区間は並列に接続されて
いる。それらのコレクタは各１つの抵抗９、１０を介し
て正の供給電位ＶＣＣに対する端子に接続されている。
トランジスタ１のベースは選択信号バーＡにより制御さ
れ、トランジスタ４のベースは相補性の選択信号Ａによ
り制御される。トランジスタ２、５のベース端子にデー
タ入力信号Ｄ０またはＤ１が与えられている。トランジ
スタ３、６のコレクタは互いに接続されており、また抵
抗１１を介して供給電位ＶＣＣに対する端子と接続され
ている。トランジスタ３、６のコレクタはさらに、出力
信号Ｂを導く出力端子１２と接続されている。トランジ
スタ３、６のベース端子はそれぞれ抵抗９または１０の
コレクタ側の端子と接続されている。
【０００７】回路は下記のように動作する。即ち選択信
号ＡがＬレベルを導くとき、トランジスタ１は遮断され
ている。信号Ｄ０がＨであるとき、トランジスタ２は導
通しており、従って電流源７の電流がトランジスタ２を
通って流れる。抵抗９のコレクタ側の端子はＬ電位にあ
り、従ってトランジスタ３は遮断されている。それによ
り出力端１２における出力信号ＢはＨに設定される。入
力信号Ｄ０がＬであるとき、トランジスタ２は遮断され
ており、従って抵抗９のコレクタ側の端子はＨにある。
それによりトランジスタ３は導通しており、従って電流
源７の電流は抵抗１１およびトランジスタ３を通って流
れる。それにより出力端１２における信号ＢはＬに設定
される。その結果、２：１マルチプレクサからの信号Ａ
がＬレベルの際には入力信号Ｄ０が選択され、また出力
信号Ｂとして出力端１２に現れる。
号ＡがＬレベルを導くとき、トランジスタ１は遮断され
ている。信号Ｄ０がＨであるとき、トランジスタ２は導
通しており、従って電流源７の電流がトランジスタ２を
通って流れる。抵抗９のコレクタ側の端子はＬ電位にあ
り、従ってトランジスタ３は遮断されている。それによ
り出力端１２における出力信号ＢはＨに設定される。入
力信号Ｄ０がＬであるとき、トランジスタ２は遮断され
ており、従って抵抗９のコレクタ側の端子はＨにある。
それによりトランジスタ３は導通しており、従って電流
源７の電流は抵抗１１およびトランジスタ３を通って流
れる。それにより出力端１２における信号ＢはＬに設定
される。その結果、２：１マルチプレクサからの信号Ａ
がＬレベルの際には入力信号Ｄ０が選択され、また出力
信号Ｂとして出力端１２に現れる。
【０００８】選択信号ＡがＨレベルを導くと、電流源７
の電流は信号Ｄ０の状態またはトランジスタ２のスイッ
チング状態に無関係にトランジスタ１を通って流れる。
そのとき信号Ｄ０の信号レベルは出力信号Ｂに影響を有
していない。トランジスタ４のベースにおける信号バー
ＡはいまＬであり、従って出力信号Ｂは入力信号Ｄ１に
従って設定される。
の電流は信号Ｄ０の状態またはトランジスタ２のスイッ
チング状態に無関係にトランジスタ１を通って流れる。
そのとき信号Ｄ０の信号レベルは出力信号Ｂに影響を有
していない。トランジスタ４のベースにおける信号バー
ＡはいまＬであり、従って出力信号Ｂは入力信号Ｄ１に
従って設定される。
【０００９】トランジスタ３のベースがトランジスタ
１、２のコレクタと接続されていることにより、差動増
幅器として構成されたトランジスタ１、２、３および電
流源７から成る電流スイッチに対して正帰還が生ずる。
正帰還により差動増幅器の増幅率が高められる。このこ
とは、差動増幅器の伝達特性曲線、すなわち信号Ａおよ
びＤ０の１つに関係して考察したトランジスタ３のコレ
クタにおける信号の特性曲線はより急峻であることを意
味する。相応のことがトランジスタ４、５、６および電
流源８から成る電流スイッチにも当てはまる。従って、
本発明によるマルチプレクサは公知のマルチプレクサに
くらべて、等しい信号レベルにおいてＳＮ比が高いとい
う利点を有する。他方において、このことは、信号レベ
ルが公知のマルチプレクサにくらべて等しいＳＮ比にお
いて減ぜられ得ることを意味する。より小さい信号レベ
ルに基づいて、スイッチングトランジスタの寄生的なコ
レクタ‐基板間キャパシタンスの充放電のために充放電
過程の間に必要な充放電電流がより小さい。その結果、
全体として、動作速度が公知のマルチプレクサにくらべ
て高められている。さらに、動作抵抗１１の比較可能な
抵抗値においてより小さい信号レベルスパンを達成する
ために、電流源７、８から供給すべき電流がより小さく
て十分である。従って損失電力が減ぜられる。
１、２のコレクタと接続されていることにより、差動増
幅器として構成されたトランジスタ１、２、３および電
流源７から成る電流スイッチに対して正帰還が生ずる。
正帰還により差動増幅器の増幅率が高められる。このこ
とは、差動増幅器の伝達特性曲線、すなわち信号Ａおよ
びＤ０の１つに関係して考察したトランジスタ３のコレ
クタにおける信号の特性曲線はより急峻であることを意
味する。相応のことがトランジスタ４、５、６および電
流源８から成る電流スイッチにも当てはまる。従って、
本発明によるマルチプレクサは公知のマルチプレクサに
くらべて、等しい信号レベルにおいてＳＮ比が高いとい
う利点を有する。他方において、このことは、信号レベ
ルが公知のマルチプレクサにくらべて等しいＳＮ比にお
いて減ぜられ得ることを意味する。より小さい信号レベ
ルに基づいて、スイッチングトランジスタの寄生的なコ
レクタ‐基板間キャパシタンスの充放電のために充放電
過程の間に必要な充放電電流がより小さい。その結果、
全体として、動作速度が公知のマルチプレクサにくらべ
て高められている。さらに、動作抵抗１１の比較可能な
抵抗値においてより小さい信号レベルスパンを達成する
ために、電流源７、８から供給すべき電流がより小さく
て十分である。従って損失電力が減ぜられる。
【００１０】図１によるマルチプレクサは、電流スイッ
チがオーバードライブ範囲で作動させられるときに、す
なわち入力および出力信号の信号レベルが伝達特性曲線
のオーバードライブ範囲内にあるときに、ヒステリシス
が生ずるという特性を有する。ヒステリシスなしの作動
のための最大可能な信号レベルスパンはほぼ温度電圧の
４倍（約１００ｍＶ）である。それを越える信号レベル
スパンに対しては、さらにヒステリシスなしの作動を可
能にする補償回路が必要とされる。図２および図３に
は、拡大された信号レベルスパンにおいて生ずるスイッ
チングヒステリシスを補償するための２つの可能な形式
が示されている。その際に、図面を見易くするために、
２：１マルチプレクサを形成する２つの電流スイッチの
それぞれ１つのみが示されている。
チがオーバードライブ範囲で作動させられるときに、す
なわち入力および出力信号の信号レベルが伝達特性曲線
のオーバードライブ範囲内にあるときに、ヒステリシス
が生ずるという特性を有する。ヒステリシスなしの作動
のための最大可能な信号レベルスパンはほぼ温度電圧の
４倍（約１００ｍＶ）である。それを越える信号レベル
スパンに対しては、さらにヒステリシスなしの作動を可
能にする補償回路が必要とされる。図２および図３に
は、拡大された信号レベルスパンにおいて生ずるスイッ
チングヒステリシスを補償するための２つの可能な形式
が示されている。その際に、図面を見易くするために、
２：１マルチプレクサを形成する２つの電流スイッチの
それぞれ１つのみが示されている。
【００１１】補償の第１の実施例は図２に示されてい
る。そのために電流源８の端子２２とトランジスタ４、
５の結合されたエミッタとの間に抵抗２０が、また端子
２２とトランジスタ６のエミッタとの間に別の抵抗２１
が接続されている。相応の仕方で、図示されてはいない
が、トランジスタ１、２のエミッタと電流源７の相応の
端子との間およびトランジスタ３のエミッタと電流源７
の端子との間に各１つの抵抗が配置されている。抵抗２
０、２１によりトランジスタ４、５、６および電流源８
の差動増幅器のなかで負帰還が行われる。エミッタ結合
されたトランジスタ４、５および６のエミッタ電位はい
まや抵抗２０、２１における電圧降下により互いにシフ
トされており、それにより電流スイッチがヒステリシス
なしに動作するための信号レベルスパンの可能な値範囲
が拡大されている。
る。そのために電流源８の端子２２とトランジスタ４、
５の結合されたエミッタとの間に抵抗２０が、また端子
２２とトランジスタ６のエミッタとの間に別の抵抗２１
が接続されている。相応の仕方で、図示されてはいない
が、トランジスタ１、２のエミッタと電流源７の相応の
端子との間およびトランジスタ３のエミッタと電流源７
の端子との間に各１つの抵抗が配置されている。抵抗２
０、２１によりトランジスタ４、５、６および電流源８
の差動増幅器のなかで負帰還が行われる。エミッタ結合
されたトランジスタ４、５および６のエミッタ電位はい
まや抵抗２０、２１における電圧降下により互いにシフ
トされており、それにより電流スイッチがヒステリシス
なしに動作するための信号レベルスパンの可能な値範囲
が拡大されている。
【００１２】図３による補償回路ではトランジスタ６の
ベースに、トランジスタ６のベースと供給電位ＶＣＣに
対する端子との間に配置されている電流源３０により補
償電流が供給される。電流源３０はエミッタ側の抵抗３
２を有するトランジスタ３１を含んでいる。トランジス
タ３１のベースは別の固定電位ＶＣＳＡと接続されてい
る。電位ＶＣＳＡは電位ＶＣＳと等しくてよく、また等
しい電流源からも供給され得る。トランジスタ４、５ま
たは６のコレクタ枝路のなかに配置されている抵抗３
３、１１はいまこれまでの実施例と対照的に異なる抵抗
値を有する。抵抗３３は抵抗１１よりも小さい値を有す
る。抵抗３３、１１の異なる値との関連で抵抗３３を通
って流れる補償電流源３０の電流により、トランジスタ
６のベースにおけるＬレベルのレベル値が入力および出
力信号のＬレベルの値よりも高いこと、またトランジス
タ６のベースにおけるＨレベルのレベル値が入力および
出力信号のＨレベルの値よりも高いことが達成される。
それによって、より大きい値範囲内の入力および出力信
号レベルの信号レベルスパンがヒステリシスなしの電流
スイッチの切換を許すことが達成される。その際に、抵
抗３３、１１の抵抗比および補償電流源３０から供給さ
れる電流が互いに関係して、トランジスタ６のベースに
与えられている信号のＬおよびＨレベルおよび入力およ
び出力信号のＬおよびＨレベルがそれぞれ平均値に対称
的に位置するように設定されることは重要である。平均
値は電流スイッチのスイッチングしきいに等しい。
ベースに、トランジスタ６のベースと供給電位ＶＣＣに
対する端子との間に配置されている電流源３０により補
償電流が供給される。電流源３０はエミッタ側の抵抗３
２を有するトランジスタ３１を含んでいる。トランジス
タ３１のベースは別の固定電位ＶＣＳＡと接続されてい
る。電位ＶＣＳＡは電位ＶＣＳと等しくてよく、また等
しい電流源からも供給され得る。トランジスタ４、５ま
たは６のコレクタ枝路のなかに配置されている抵抗３
３、１１はいまこれまでの実施例と対照的に異なる抵抗
値を有する。抵抗３３は抵抗１１よりも小さい値を有す
る。抵抗３３、１１の異なる値との関連で抵抗３３を通
って流れる補償電流源３０の電流により、トランジスタ
６のベースにおけるＬレベルのレベル値が入力および出
力信号のＬレベルの値よりも高いこと、またトランジス
タ６のベースにおけるＨレベルのレベル値が入力および
出力信号のＨレベルの値よりも高いことが達成される。
それによって、より大きい値範囲内の入力および出力信
号レベルの信号レベルスパンがヒステリシスなしの電流
スイッチの切換を許すことが達成される。その際に、抵
抗３３、１１の抵抗比および補償電流源３０から供給さ
れる電流が互いに関係して、トランジスタ６のベースに
与えられている信号のＬおよびＨレベルおよび入力およ
び出力信号のＬおよびＨレベルがそれぞれ平均値に対称
的に位置するように設定されることは重要である。平均
値は電流スイッチのスイッチングしきいに等しい。
【００１３】本発明によるマルチプレクサの差動的な構
成が図４に示されている。それは図１に示す構成を有す
る２つのマルチプレクサ３８、３９を含んでいる。両マ
ルチプレクサ３８、３９の選択信号に対する互いに相応
する入力端子は信号Ａ、Ａにより同相で制御される。両
マルチプレクサ３８、３９のデータ信号に対する互いに
相応する入力端子は相補性のデータ信号バーＡ、バーＡ
により制御される。このことは、マルチプレクサ３８に
はデータ信号Ｄ０、Ｄ１が供給され、マルチプレクサ回
路３９には相応の入力端に相補性のデータ信号バーＤ
０、バーＤ１が供給されることを意味する。図２、３中
に示されている補償回路は相応にマルチプレクサ３８、
３９のなかに含まれている電流スイッチにも応用可能で
ある。
成が図４に示されている。それは図１に示す構成を有す
る２つのマルチプレクサ３８、３９を含んでいる。両マ
ルチプレクサ３８、３９の選択信号に対する互いに相応
する入力端子は信号Ａ、Ａにより同相で制御される。両
マルチプレクサ３８、３９のデータ信号に対する互いに
相応する入力端子は相補性のデータ信号バーＡ、バーＡ
により制御される。このことは、マルチプレクサ３８に
はデータ信号Ｄ０、Ｄ１が供給され、マルチプレクサ回
路３９には相応の入力端に相補性のデータ信号バーＤ
０、バーＤ１が供給されることを意味する。図２、３中
に示されている補償回路は相応にマルチプレクサ３８、
３９のなかに含まれている電流スイッチにも応用可能で
ある。
【００１４】図面に示されている実施例はそれぞれ２：
１マルチプレクサに関する。本発明によりＮのデータ入
力信号および１つの出力信号に対するＮ：１マルチプレ
クサも可能である。その際にＮは２のＭ乗（２M ）であ
り、ここでＭは２よりも大きいまたはそれに等しい整数
である。図５には代表して４：１マルチプレクサが示さ
れている。Ｎ：１マルチプレクサにはＮの電流スイッチ
５０、５１、５２、５３が含まれており、これらの電流
スイッチにおいて、それぞれそのベースに帰還結合され
ているスイッチングトランジスタ５４、５５、５６、５
７のコレクタは共通に出力信号端子５８に接続されてい
る。各電流スイッチはコレクタ‐エミッタ区間を並列に
接続されているＭ＋１の別のトランジスタ６０〜７１を
含んでいる。電流スイッチの別のトランジスタの各１つ
のトランジスタはデータ入力信号Ｄ０〜Ｄ３により制御
され、他のＭのトランジスタは選択信号により制御され
る。全体としてＭの異なる選択信号バーＡ１、バーＡ２
およびそれに対して相補性のＭの信号Ａ１、Ａ２が存在
している。各電流スイッチの選択トランジスタはＭの信
号の１つの組み合わせにより制御され、その際にこの組
み合わせは２・Ｍの選択信号およびそれに対して相補性
の信号から選ばれる。各組み合わせはそれぞれ、任意の
選択信号値の際にそれぞれ単一の電流スイッチにおいて
のみすべてのＭの選択トランジスタが遮断されているよ
うな組み合わせである。その際に当該のデータ入力信号
が選択されており、また出力端５８に与えられている。
このことは、選択信号およびそれに対して相補性の信号
から成る組み合わせがただ１回生ずることにより達成さ
れる。すなわち電流スイッチ５０に対する第１の組み合
わせはＡ１、Ａ２を含んでおり、電流スイッチ５１に対
する第２の組み合わせはバーＡ１、Ａ２を含んでおり、
電流スイッチ５２に対する第３の組み合わせはバーＡ
１、Ａ２を含んでいる（以下同様）。
１マルチプレクサに関する。本発明によりＮのデータ入
力信号および１つの出力信号に対するＮ：１マルチプレ
クサも可能である。その際にＮは２のＭ乗（２M ）であ
り、ここでＭは２よりも大きいまたはそれに等しい整数
である。図５には代表して４：１マルチプレクサが示さ
れている。Ｎ：１マルチプレクサにはＮの電流スイッチ
５０、５１、５２、５３が含まれており、これらの電流
スイッチにおいて、それぞれそのベースに帰還結合され
ているスイッチングトランジスタ５４、５５、５６、５
７のコレクタは共通に出力信号端子５８に接続されてい
る。各電流スイッチはコレクタ‐エミッタ区間を並列に
接続されているＭ＋１の別のトランジスタ６０〜７１を
含んでいる。電流スイッチの別のトランジスタの各１つ
のトランジスタはデータ入力信号Ｄ０〜Ｄ３により制御
され、他のＭのトランジスタは選択信号により制御され
る。全体としてＭの異なる選択信号バーＡ１、バーＡ２
およびそれに対して相補性のＭの信号Ａ１、Ａ２が存在
している。各電流スイッチの選択トランジスタはＭの信
号の１つの組み合わせにより制御され、その際にこの組
み合わせは２・Ｍの選択信号およびそれに対して相補性
の信号から選ばれる。各組み合わせはそれぞれ、任意の
選択信号値の際にそれぞれ単一の電流スイッチにおいて
のみすべてのＭの選択トランジスタが遮断されているよ
うな組み合わせである。その際に当該のデータ入力信号
が選択されており、また出力端５８に与えられている。
このことは、選択信号およびそれに対して相補性の信号
から成る組み合わせがただ１回生ずることにより達成さ
れる。すなわち電流スイッチ５０に対する第１の組み合
わせはＡ１、Ａ２を含んでおり、電流スイッチ５１に対
する第２の組み合わせはバーＡ１、Ａ２を含んでおり、
電流スイッチ５２に対する第３の組み合わせはバーＡ
１、Ａ２を含んでいる（以下同様）。
【００１５】Ｎ：１マルチプレクサにおいても差動的な
構成または補償回路の使用が可能である。Ｎ：１マルチ
プレクサは、データおよび選択信号に対するすべての入
力端から出力端への信号遅延時間がそれぞれ等しいとい
う利点を有する。
構成または補償回路の使用が可能である。Ｎ：１マルチ
プレクサは、データおよび選択信号に対するすべての入
力端から出力端への信号遅延時間がそれぞれ等しいとい
う利点を有する。
【００１６】図１によるＮ：１マルチプレクサから、出
力端がデータ信号入力端の１つに帰還結合されることに
よって、クロック状態制御されるメモリ要素を得ること
ができる。
力端がデータ信号入力端の１つに帰還結合されることに
よって、クロック状態制御されるメモリ要素を得ること
ができる。
【図１】本発明によるマルチプレクサ装置の原理接続
図。
図。
【図２】マルチプレクサ装置に対する補償回路の接続
図。
図。
【図３】マルチプレクサ装置に対する別の補償回路の接
続図。
続図。
【図４】差動的な構成でのマルチプレクサ装置の接続
図。
図。
【図５】マルチプレクサ装置の別の実施例の接続図。
Ａ、バーＡ 選択信号 Ｂ 出力信号 Ｄ０、Ｄ１ データ入力信号 １２ 出力端子 ３８、３９ マルチプレクサ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−22914（ＪＰ，Ａ) 西独国特許出願公開4030631（ＤＥ, Ａ１) 西独国特許出願公開3808036（ＤＥ, Ａ１) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 17/00 - 17/70 H03K 19/013
Claims (5)
- 【請求項１】 ａ）トランジスタの少なくとも第１およ
び第２の群がそれぞれ第１、第２および少なくとも１つ
の第３のトランジスタ（３、２、１；６、５、４）を含
んでおり、 ｂ）同一の群のトランジスタのエミッタが互いに接続さ
れるとともに、またそれぞれ電流源（７；８）を介して
第１の供給電位（ＶＥＥ）に対する端子と接続されてお
り、 ｃ）各群の第１のトランジスタ（３；６）のコレクタが
互いに接続されるとともに、第１の抵抗（１１）を介し
て第２の供給電位（ＶＣＣ）に対する端子と接続されて
おり、 ｄ）第１の抵抗（１１）のコレクタ側の端子が出力端子
（１２）と接続されており、 ｅ）各群の第２のトランジスタ（２；５）のベース端子
がそれぞれデータ信号（Ｄ０；Ｄ１）に対する入力端子
であり、 ｆ）各群の第３のトランジスタ（１；４）のベース端子
がそれぞれ選択信号（Ａ；Ａ）に対する端子であり、 ｇ）選択信号（Ａ；Ａ）が互いに相補性の信号であるマ
ルチプレクサ装置において、 ｈ）同一の群の第２および第３のトランジスタ（２、
１；５、４）のコレクタが互いに接続されるとともに、
それぞれ第２の抵抗（９；１０）を介して第２の供給電
位（ＶＣＣ）に対する端子と接続されており、 ｉ）各群の第２の抵抗（９；１０）のコレクタ側の端子
がそのつどの群の第１のトランジスタ（３；６）のベー
ス端子と接続されていることを特徴とするマルチプレク
サ装置。 - 【請求項２】 第２の抵抗（９；１０）の抵抗値がそれ
ぞれ第１の抵抗（１１）の抵抗値よりも小さく、また各
群の第１のトランジスタ（３；６）のベース端子と第１
の供給電位（ＶＥＥ）に対する端子との間に各１つの電
流源（３０）と接続されていることを特徴とする請求項
１記載のマルチプレクサ装置。 - 【請求項３】 各群の第１のトランジスタ（３；６）の
エミッタ端子と電流源（７；８）のエミッタ側の端子
（２２）との間にそれぞれ１つの抵抗（２１）が接続さ
れており、また各群の第２および第３のトランジスタ
（１、２；４、５）のエミッタ端子と電流源のエミッタ
側の端子との間に各１つの抵抗（２０）が接続されてい
ることを特徴とする請求項１記載のマルチプレクサ装
置。 - 【請求項４】 トランジスタの少なくともＮの群（５
０；５１；５２；５３）が設けられており、その際にＮ
＝２M であり、またＭは１よりも大きい整数であり、各
群がＭ−１の別のトランジスタ（６０、６１；６３、６
４；６６、６７；６９、７０）を含んでおり、それらの
コレクタ‐エミッタ区間が第３のトランジスタ（６２；
６５；６８；７１）のコレクタ‐エミッタ区間と並列に
接続されており、Ｍの選択信号（Ａ１、Ａ２）およびそ
れらの相補性の信号（バーＡ１、バーＡ２）が存在して
おり、各群のＭ−１の別のトランジスタおよび第３のト
ランジスタのベース端子が選択信号およびそれらの相補
性の信号からのＭの信号の各１つの異なる組み合わせに
より制御されることを特徴とする請求項１ないし３の１
つに記載のマルチプレクサ装置。 - 【請求項５】 相応する選択信号が対をなして等しく、
また相応するデータ信号が対をなして相補性である差動
構成を特徴とする請求項１ないし４の１つに記載のマル
チプレクサ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4304262.7 | 1993-02-12 | ||
| DE4304262A DE4304262C1 (de) | 1993-02-12 | 1993-02-12 | Multiplexeranordnung in Stromschaltertechnik |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06260915A JPH06260915A (ja) | 1994-09-16 |
| JP3336105B2 true JP3336105B2 (ja) | 2002-10-21 |
Family
ID=6480326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03524894A Expired - Fee Related JP3336105B2 (ja) | 1993-02-12 | 1994-02-09 | マルチプレクサ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5402013A (ja) |
| EP (1) | EP0610770B1 (ja) |
| JP (1) | JP3336105B2 (ja) |
| DE (2) | DE4304262C1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5570056A (en) * | 1995-06-07 | 1996-10-29 | Pacific Communication Sciences, Inc. | Bipolar analog multipliers for low voltage applications |
| US6208193B1 (en) * | 1999-01-15 | 2001-03-27 | Cypress Semiconductor Corp. | Multiplexer control scheme |
| US6211722B1 (en) * | 1999-03-19 | 2001-04-03 | Lucent Technologies Inc. | Low voltage high speed multiplexer and latch |
| US7609799B2 (en) * | 2005-09-02 | 2009-10-27 | Cypress Semiconductor Corporation | Circuit, system, and method for multiplexing signals with reduced jitter |
| US7538704B2 (en) * | 2007-06-19 | 2009-05-26 | Telefonaktiebolaget Lm Ericsson (Publ) | Direct RF D-to-A conversion |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3808036A1 (de) | 1988-03-10 | 1989-09-21 | Siemens Ag | Schneller multiplexer |
| DE4030631A1 (de) | 1990-09-27 | 1992-04-09 | Siemens Ag | Ecl-multiplexeranordnung |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SU1160541A1 (ru) * | 1983-09-16 | 1985-06-07 | Таганрогский радиотехнический институт им.В.Д.Калмыкова | Логический элемент ЭСЛ типа |
| JPS6220422A (ja) * | 1985-07-19 | 1987-01-29 | Fujitsu Ltd | Ｅｃｌ回路 |
| US4806785A (en) * | 1988-02-17 | 1989-02-21 | International Business Machines Corporation | Half current switch with feedback |
| US4902916A (en) * | 1988-11-14 | 1990-02-20 | International Business Machines Corporation | Identification of defects in emitter-coupled logic circuits |
| DE4007212A1 (de) * | 1990-03-07 | 1991-09-12 | Siemens Ag | Integrierbare transistorschaltung zur abgabe logischer pegel |
| US5323068A (en) * | 1992-11-17 | 1994-06-21 | National Semiconductor Corporation | Low power low temperature ECL output driver circuit |
-
1993
- 1993-02-12 DE DE4304262A patent/DE4304262C1/de not_active Expired - Fee Related
-
1994
- 1994-01-31 DE DE59403268T patent/DE59403268D1/de not_active Expired - Lifetime
- 1994-01-31 EP EP94101403A patent/EP0610770B1/de not_active Expired - Lifetime
- 1994-02-04 US US08/191,878 patent/US5402013A/en not_active Expired - Lifetime
- 1994-02-09 JP JP03524894A patent/JP3336105B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3808036A1 (de) | 1988-03-10 | 1989-09-21 | Siemens Ag | Schneller multiplexer |
| DE4030631A1 (de) | 1990-09-27 | 1992-04-09 | Siemens Ag | Ecl-multiplexeranordnung |
Also Published As
| Publication number | Publication date |
|---|---|
| DE59403268D1 (de) | 1997-08-14 |
| EP0610770A2 (de) | 1994-08-17 |
| EP0610770B1 (de) | 1997-07-09 |
| JPH06260915A (ja) | 1994-09-16 |
| EP0610770A3 (de) | 1995-04-19 |
| US5402013A (en) | 1995-03-28 |
| DE4304262C1 (de) | 1993-10-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0153244B1 (ko) | 펄스신호 발생회로 | |
| US4932027A (en) | Single-level multiplexer | |
| US6137340A (en) | Low voltage, high speed multiplexer | |
| JP3336105B2 (ja) | マルチプレクサ装置 | |
| JPS58502176A (ja) | ラツチ可能高速設定ｄ−ａ変換器ビツトスイツチ | |
| JPH082019B2 (ja) | レベル変換回路 | |
| EP0193459B1 (en) | Ttl tristate output device | |
| US5243240A (en) | Pulse signal generator having delay stages and feedback path to control delay time | |
| JPH04252613A (ja) | 出力プルダウントランジスタ用ｔｔｌトライステート回路 | |
| JPH03205913A (ja) | スイッチングマトリクス用交点装置 | |
| US6211722B1 (en) | Low voltage high speed multiplexer and latch | |
| US4355246A (en) | Transistor-transistor logic circuit | |
| JPH05315918A (ja) | 電流ミラー・プルダウンを有する高速プッシュプル・ドライバ | |
| JP2760017B2 (ja) | 論理回路 | |
| JPH0744443B2 (ja) | マルチプレクサ回路 | |
| JP3464851B2 (ja) | エミッタ結合論理回路 | |
| JPS6151447B2 (ja) | ||
| KR900002443B1 (ko) | 디지탈 전이 레지스터 | |
| US5349554A (en) | Memory element with bipolar transistors in resettable latch | |
| JP3039174B2 (ja) | スイッチ回路 | |
| JP2695791B2 (ja) | 半導体出力回路 | |
| JP3327938B2 (ja) | 半導体集積回路 | |
| JPH0832421A (ja) | 遅延論理回路素子 | |
| EP1086530A1 (en) | Minimal headroom, minimal area multi-terminal current steering circuits | |
| EP0508637A2 (en) | Analog-to-digital converter latch circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020627 |
|
| LAPS | Cancellation because of no payment of annual fees |