JPS5850780A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
- Publication number
- JPS5850780A JPS5850780A JP56149170A JP14917081A JPS5850780A JP S5850780 A JPS5850780 A JP S5850780A JP 56149170 A JP56149170 A JP 56149170A JP 14917081 A JP14917081 A JP 14917081A JP S5850780 A JPS5850780 A JP S5850780A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- gate
- source
- gate electrode
- field effect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/611—Insulated-gate field-effect transistors [IGFET] having multiple independently-addressable gate electrodes influencing the same channel
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
- H10D30/87—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET]
- H10D30/873—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET] having multiple gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は電界効果トランジスタに関するものである。昇
都砒化ガリクム（Ｇａム―）等の半導体を用いた電界効
果トランジスタの一発が行齢れ工いる。
都砒化ガリクム（Ｇａム―）等の半導体を用いた電界効
果トランジスタの一発が行齢れ工いる。
この電界効果トランジスタの高利得化、低雑音化を計る
ために、ゲート・ソース間抵抗をいかにして減らすかが
重ｌ！な＠題の一つである。このゲート・ノース間の単
位デバイス＠ｍ〕の抵抗は、ゲージ電極とソース電極と
の間の距離、中ヤリアが存在するチャンネル部の厚み、
中ヤリアａｍ。
ために、ゲート・ソース間抵抗をいかにして減らすかが
重ｌ！な＠題の一つである。このゲート・ノース間の単
位デバイス＠ｍ〕の抵抗は、ゲージ電極とソース電極と
の間の距離、中ヤリアが存在するチャンネル部の厚み、
中ヤリアａｍ。
今ヤリアＯ移動度に依存する。このときチャンネル部の
厚み社、半導体表面付近が空乏化して−る九めに空乏化
された分だけ狭められている。従来このゲージ・ソース
関抵抗を減らすためにゲート電極とソース電極との関Ｏ
距離を短くすると、さらにゲートをリセスすることなど
の方法がとられている。しかしながら、半導体表面に生
じた空乏層（表面空乏層）を＄６除くことによって、ゲ
ート・ソーら間抵抗を減らすことは行われていなへ本発
明Ｏ目的は、半導体の表面空乏層を取シ除１ くことに
より、グー）−ソース間抵抗を滅らすことがで−る電界
効果トランジスタを提供することにある。
厚み社、半導体表面付近が空乏化して−る九めに空乏化
された分だけ狭められている。従来このゲージ・ソース
関抵抗を減らすためにゲート電極とソース電極との関Ｏ
距離を短くすると、さらにゲートをリセスすることなど
の方法がとられている。しかしながら、半導体表面に生
じた空乏層（表面空乏層）を＄６除くことによって、ゲ
ート・ソーら間抵抗を減らすことは行われていなへ本発
明Ｏ目的は、半導体の表面空乏層を取シ除１ くことに
より、グー）−ソース間抵抗を滅らすことがで−る電界
効果トランジスタを提供することにある。
本発明によれば、ソース、ゲートおよびドレインの３電
極からなる電昇効禾トランジスタのソーｌスミ極とドレ
イン電極との間の動作層上に、ゲート電極も含めて覆う
絶縁膜を設叶、腋絶縁膜上に前記動作層全体を覆う第二
のＪｌ！ｉ縁ゲート電極を設けたことを特徴とする電界
効果トランジスタが得らられる。
極からなる電昇効禾トランジスタのソーｌスミ極とドレ
イン電極との間の動作層上に、ゲート電極も含めて覆う
絶縁膜を設叶、腋絶縁膜上に前記動作層全体を覆う第二
のＪｌ！ｉ縁ゲート電極を設けたことを特徴とする電界
効果トランジスタが得らられる。
本発明においては、第二の絶縁ゲート電極を直流バイア
スすることによシ表面空乏層を取〕除くことができるた
め、ゲートΦソース間抵抗が小さくなシ高利得、低雑音
が、実現できる。
スすることによシ表面空乏層を取〕除くことができるた
め、ゲートΦソース間抵抗が小さくなシ高利得、低雑音
が、実現できる。
以下、本発明の詳細を図面を用いて説明する。
第１図は本発明の一実施例であるところの電界効果トラ
ンジスタを示す図で、（＆）は断面図、（ｂ）は平面図
である。
ンジスタを示す図で、（＆）は断面図、（ｂ）は平面図
である。
第２図は本発明の電界効果トランジスタを用いた増幅回
路である。
路である。
第１図（相において半絶縁性偽ム基板５にイオン注入に
よシ形成された５層４上にオーミック接金を形成する金
属からなるソース電極２と、同じくオーミック接合を形
成する金属からなるドレイン電極３が般社られてｔ・前
記、ノー８電極２とト。
よシ形成された５層４上にオーミック接金を形成する金
属からなるソース電極２と、同じくオーミック接合を形
成する金属からなるドレイン電極３が般社られてｔ・前
記、ノー８電極２とト。
レイン電極３の間には、シｌットキー接合を形成する金
属からなる第一のゲージ電極１が設けられている。
属からなる第一のゲージ電極１が設けられている。
ソース電極２０ドレイン電極側の端社と、ドレイン電極
３のソース電極側の端すとの閏の表２面には、前記第一
のゲート電極１も合せて覆うように絶縁膜６が設けられ
、腋絶縁膜６上には第二〇ゲージ電極７が設けられてい
る。８は前記第二のゲート電極７を設けないとｔｏ表面
空乏層を示している。
３のソース電極側の端すとの閏の表２面には、前記第一
のゲート電極１も合せて覆うように絶縁膜６が設けられ
、腋絶縁膜６上には第二〇ゲージ電極７が設けられてい
る。８は前記第二のゲート電極７を設けないとｔｏ表面
空乏層を示している。
第１図−）において、９は前記第一のゲート電極！Ｏメ
ンディングパッドであり、ｉｏａ前記第二のゲート電＠
’ｉｏポンディングパッドである０第二図において、３
２は本発明の電界効果トランジスタを表わす記号で、詞
はソース電極、３３紘ドレイン電極、箕は第一ゲート電
極、易は第二ゲージ電極である。第一ゲージ電極１と増
幅器入力端子ムＯ関には直流阻止用キャパシタ囚が設け
られ前記入力端子２１には入力Ｖ８ＷＲ低減用の抵抗ｎ
が並列に設けられている。また第一ゲート電極誦に社第
１グージバイアス用直流負電圧部が抵抗スを通じて加え
られている。前記第二のゲート電極３５には第二ゲート
バイアス用直流正電圧がか加えられている。ソース電極
３４′社接地され、ドレイン電極北と増幅器出力端子（
資）の間には直流阻止用キャパシタ３１が設けられてい
る。ドレインバイアス用正電圧２９轢負荷抵抗２８１を
通じてドレイン電１１ｉ３３に加えられ、皺負荷抵抗四
とドレインバイアス用正電圧の開拡キャパシタ２７によ
りて交流的に短絡されている。 ′ このような電界効果トランジスタにおいて、前記第二の
ゲート電極を正電圧にバイアスすることによ〉５チャン
ネル表面に生じた空乏層を完全に打ち消すことができ、
ゲート・ソース□間抵抗を減らすことができる。と糺に
よ）増幅利得を増し、かつ低雑音化することが可能にな
る。
ンディングパッドであり、ｉｏａ前記第二のゲート電＠
’ｉｏポンディングパッドである０第二図において、３
２は本発明の電界効果トランジスタを表わす記号で、詞
はソース電極、３３紘ドレイン電極、箕は第一ゲート電
極、易は第二ゲージ電極である。第一ゲージ電極１と増
幅器入力端子ムＯ関には直流阻止用キャパシタ囚が設け
られ前記入力端子２１には入力Ｖ８ＷＲ低減用の抵抗ｎ
が並列に設けられている。また第一ゲート電極誦に社第
１グージバイアス用直流負電圧部が抵抗スを通じて加え
られている。前記第二のゲート電極３５には第二ゲート
バイアス用直流正電圧がか加えられている。ソース電極
３４′社接地され、ドレイン電極北と増幅器出力端子（
資）の間には直流阻止用キャパシタ３１が設けられてい
る。ドレインバイアス用正電圧２９轢負荷抵抗２８１を
通じてドレイン電１１ｉ３３に加えられ、皺負荷抵抗四
とドレインバイアス用正電圧の開拡キャパシタ２７によ
りて交流的に短絡されている。 ′ このような電界効果トランジスタにおいて、前記第二の
ゲート電極を正電圧にバイアスすることによ〉５チャン
ネル表面に生じた空乏層を完全に打ち消すことができ、
ゲート・ソース□間抵抗を減らすことができる。と糺に
よ）増幅利得を増し、かつ低雑音化することが可能にな
る。
このような本発明によれば、表面空乏層の生じたＦＥＴ
チャンネル部の上に絶縁された第二のゲート電極を設け
、こ必第二ゲート電極をバイアスすることによシ表面空
乏層を完全に無くする九め、平面構造のＦＩＴにおいて
も低いゲート・ソース抵抗を実現でき、特に集積回路に
−いてその効果は著しい。
チャンネル部の上に絶縁された第二のゲート電極を設け
、こ必第二ゲート電極をバイアスすることによシ表面空
乏層を完全に無くする九め、平面構造のＦＩＴにおいて
も低いゲート・ソース抵抗を実現でき、特に集積回路に
−いてその効果は著しい。
なお、本実施例においては第一ゲートはシ奮ットキー接
合ゲートであるが、第一ゲートはシ冒ットキー接合ゲー
トに＠らず、ｐ−ｎ接合ゲート、絶縁ゲートのいずれで
あってもよい。また半導体基板もＧａＡｓに限らない。
合ゲートであるが、第一ゲートはシ冒ットキー接合ゲー
トに＠らず、ｐ−ｎ接合ゲート、絶縁ゲートのいずれで
あってもよい。また半導体基板もＧａＡｓに限らない。
さらに、チャンネルもｎチャンネルに限らずｐチャンネ
ルでもよい。
ルでもよい。
第１図は、本発明の一実施例である電界効果トランジス
タであり、（Ｌｌａ断面図％（ｋｌ）ａ平面図である。 第２図は前記電界効果トランジスタを用いた増幅器であ
る。第１図において、１は第一ゲート電極、２はソース
電極、３はドレイン電極、５絋゛坐絶縁性ＧａＡｓ 、
４ ｆｒｉ ｓ層、６は絶縁膜、７は第一ゲート電極
、４２および４３は各々ソース電極およびドレイン電極
の端を表わす。９は第一ゲート用ボンディングバッ゛ド
、ｌＯは第二ゲート用がンディングパッドである。第２
図において、ｎ、’ｕ、２８は抵抗、２３ 、２７ 、
３１はキャパシタ、２５ 、２６ 、２９は直流電圧源
、２１は増幅器入力端子、３０は増幅器出力端子である
。３２は本実ｗＡＫよる電界効果トランジスタで３３
、３４ 、３５ 、３６は各々ドレイン、ソース。 第二ゲート、第一ゲートの電極である。 第１胆 ５ ９ ５
タであり、（Ｌｌａ断面図％（ｋｌ）ａ平面図である。 第２図は前記電界効果トランジスタを用いた増幅器であ
る。第１図において、１は第一ゲート電極、２はソース
電極、３はドレイン電極、５絋゛坐絶縁性ＧａＡｓ 、
４ ｆｒｉ ｓ層、６は絶縁膜、７は第一ゲート電極
、４２および４３は各々ソース電極およびドレイン電極
の端を表わす。９は第一ゲート用ボンディングバッ゛ド
、ｌＯは第二ゲート用がンディングパッドである。第２
図において、ｎ、’ｕ、２８は抵抗、２３ 、２７ 、
３１はキャパシタ、２５ 、２６ 、２９は直流電圧源
、２１は増幅器入力端子、３０は増幅器出力端子である
。３２は本実ｗＡＫよる電界効果トランジスタで３３
、３４ 、３５ 、３６は各々ドレイン、ソース。 第二ゲート、第一ゲートの電極である。 第１胆 ５ ９ ５
Claims (1)
- ソース、グーＦおよびドレインの！！極からなる電界効
果トランジスタのノース電極とドレイン電極との間の動
作層上に、ゲート電極シ含めて覆う絶縁膜を設け、該絶
縁膜上に前記動作層全体を覆う絶縁された第二のゲート
電極を設けたことを特徴とする電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56149170A JPS5850780A (ja) | 1981-09-21 | 1981-09-21 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56149170A JPS5850780A (ja) | 1981-09-21 | 1981-09-21 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5850780A true JPS5850780A (ja) | 1983-03-25 |
| JPH0212016B2 JPH0212016B2 (ja) | 1990-03-16 |
Family
ID=15469324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56149170A Granted JPS5850780A (ja) | 1981-09-21 | 1981-09-21 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5850780A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5972773A (ja) * | 1982-10-20 | 1984-04-24 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタ |
| JPS6349017A (ja) * | 1986-08-19 | 1988-03-01 | 株式会社クボタ | 脱穀機 |
| US4972237A (en) * | 1988-06-13 | 1990-11-20 | Fujitsu Limited | Metal-semiconductor field effect transistor device |
-
1981
- 1981-09-21 JP JP56149170A patent/JPS5850780A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5972773A (ja) * | 1982-10-20 | 1984-04-24 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタ |
| JPS6349017A (ja) * | 1986-08-19 | 1988-03-01 | 株式会社クボタ | 脱穀機 |
| US4972237A (en) * | 1988-06-13 | 1990-11-20 | Fujitsu Limited | Metal-semiconductor field effect transistor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0212016B2 (ja) | 1990-03-16 |
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