JPS5851419B2 - ハンドウタイシユウセキカイロソウチ - Google Patents
ハンドウタイシユウセキカイロソウチInfo
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- JPS5851419B2 JPS5851419B2 JP49061161A JP6116174A JPS5851419B2 JP S5851419 B2 JPS5851419 B2 JP S5851419B2 JP 49061161 A JP49061161 A JP 49061161A JP 6116174 A JP6116174 A JP 6116174A JP S5851419 B2 JPS5851419 B2 JP S5851419B2
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- channel
- signal
- wiring
- wiring conductor
- circuit
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明はＰチャンネル絶縁ゲート型電界効果トランジス
タ（Ｌｎｓｕｌａｔｅｄ Ｇａｔｅ Ｆｉｅｌｄ Ｅｆ
ｆｅｃｔＴｒａｎｓｉｓｔｏｒ略してＩＧ−ＦＥＴ）と
ＮチャンネルＩＧ−ＦＥＴを用いた集積回路に係わり、
特にＩＧ−ＦＥＴのマトリックス回路を有しそのマトリ
ックス回路に使用される互に補元にある２つの信号を得
る部分の占有面積の縮少化をはかった半導体集積回路装
置に関するものである。
タ（Ｌｎｓｕｌａｔｅｄ Ｇａｔｅ Ｆｉｅｌｄ Ｅｆ
ｆｅｃｔＴｒａｎｓｉｓｔｏｒ略してＩＧ−ＦＥＴ）と
ＮチャンネルＩＧ−ＦＥＴを用いた集積回路に係わり、
特にＩＧ−ＦＥＴのマトリックス回路を有しそのマトリ
ックス回路に使用される互に補元にある２つの信号を得
る部分の占有面積の縮少化をはかった半導体集積回路装
置に関するものである。
ＮチャンネルＩＧ−ＦＥＴとＰチャンネル■−ＦＥＴを
用いたいわゆる相補型ＩＧ−ＦＥＴ回路は本来低消費電
力で動作スピードが速く、雑音余裕度（マージン）の大
きい回路構造のため、デジタル回路等の集積回路に適し
た特性を有している。
用いたいわゆる相補型ＩＧ−ＦＥＴ回路は本来低消費電
力で動作スピードが速く、雑音余裕度（マージン）の大
きい回路構造のため、デジタル回路等の集積回路に適し
た特性を有している。
その反面、相補型であるがゆえに、Ｎ及びＰチャンネル
ＩＧ−ＦＥＴが相補形に配置されなければならず、従っ
て配置が複雑となり、パターン配線の繁雑さを増し、更
に素子数が増大する等のためチップ面積が増大する問題
があり、また単チヤンネル型ＩＧ−ＦＥＴのみによる集
積回路に比べて製造工程数が増加してコスト高となるた
め、相補型ＩＧ−ＦＥＴ回路による大規模集積回路（Ｌ
ａ ｒｇｅＳｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ略して
ＬＳＩ）に適さないものとされていた。
ＩＧ−ＦＥＴが相補形に配置されなければならず、従っ
て配置が複雑となり、パターン配線の繁雑さを増し、更
に素子数が増大する等のためチップ面積が増大する問題
があり、また単チヤンネル型ＩＧ−ＦＥＴのみによる集
積回路に比べて製造工程数が増加してコスト高となるた
め、相補型ＩＧ−ＦＥＴ回路による大規模集積回路（Ｌ
ａ ｒｇｅＳｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ略して
ＬＳＩ）に適さないものとされていた。
しかしながら近年は使用成分素子の寸法が縮少され、ま
た回路技術の進歩により、相補型であるために生ずる上
記様々の問題が緩和され、一定面積の半導体領域に形成
され得る素子数あるいは回路機能が飛躍的に増大し、相
補型ＩＧ−ＦＥＴ回路によるＬＳＩ化が実現可能となっ
た。
た回路技術の進歩により、相補型であるために生ずる上
記様々の問題が緩和され、一定面積の半導体領域に形成
され得る素子数あるいは回路機能が飛躍的に増大し、相
補型ＩＧ−ＦＥＴ回路によるＬＳＩ化が実現可能となっ
た。
例えば電卓や電子式時計等においては、その全機能を相
補型ＩＧ−ＦＥＴ回路化して１〜２チツプ上に集積した
ＬＳＩが製品化されるまで技術的向上がなされた。
補型ＩＧ−ＦＥＴ回路化して１〜２チツプ上に集積した
ＬＳＩが製品化されるまで技術的向上がなされた。
今後は更に成分素子の寸法を縮少化し、回路的改善によ
り素子数を低減化し、また相補型の種々の問題を緩和す
る等してチップサイズを縮少し、コストを下げることが
要求される。
り素子数を低減化し、また相補型の種々の問題を緩和す
る等してチップサイズを縮少し、コストを下げることが
要求される。
しかしながら微細パターンの加工精度や電気的特性によ
って使用成分素子の縮少化には限界があり、また回路的
改善による論理機能の占有面積の縮少化にも限界がある
。
って使用成分素子の縮少化には限界があり、また回路的
改善による論理機能の占有面積の縮少化にも限界がある
。
そこで各論理機能ブロックを適性配置し、それ以外で占
有される面積即ち配線面積等を最少にして、チップサイ
ズを縮少することにより、コストを下げることが必要と
なった。
有される面積即ち配線面積等を最少にして、チップサイ
ズを縮少することにより、コストを下げることが必要と
なった。
従来、マトリックス回路を有した相補型ＩＧ−ＦＥＴ集
積回路では、互に補元にある２つの信号の一方を発生す
る論理機能ブロックに近接してインバータ回路を構成し
、他方の信号を得て、かかる機能ブロックとインバータ
回路から得られた２つの信号をマトリックス回路へ導入
するものであった。
積回路では、互に補元にある２つの信号の一方を発生す
る論理機能ブロックに近接してインバータ回路を構成し
、他方の信号を得て、かかる機能ブロックとインバータ
回路から得られた２つの信号をマトリックス回路へ導入
するものであった。
このような手段によれば、インバータ回路からマトリッ
クス回路までの配線面積とインバータ回路の構成面積を
要し、チップサイズの縮少化には極めて不利であった。
クス回路までの配線面積とインバータ回路の構成面積を
要し、チップサイズの縮少化には極めて不利であった。
しかして、前記マトリックス回路（第１のマトリックス
回路）と一対で用いられるもう一つのマトリックス回路
（第２のマトリックス回路）をパターン配線を平行させ
て背中合わせに配置し、これらマトリックス回路の同一
端部側で互に対応するパターン配線どうしを接続すると
、この接続に要した配線は平面時コの字形になるが、こ
のコの字形配線を介して第１及び第２のマトリックス回
路で補元にある２つの信号を共通に用いる場合、これら
各２つの信号のうちの一方から他方を得るための相補型
インバータ回路を前記コの字形配線部分に配置すれば、
上記インバータ回路を形成するための面積を省略でき、
しかも補元信号の発生源となる機能ブロックからマトリ
ックス回路への配線は、互に補元にある一方の信号のう
ちの一方のみを導入する配線だけで足りるから、配線に
要する面積を縮少でき、従ってチップサイズの縮少化に
極めて有効であることを本発明者等は見出した。
回路）と一対で用いられるもう一つのマトリックス回路
（第２のマトリックス回路）をパターン配線を平行させ
て背中合わせに配置し、これらマトリックス回路の同一
端部側で互に対応するパターン配線どうしを接続すると
、この接続に要した配線は平面時コの字形になるが、こ
のコの字形配線を介して第１及び第２のマトリックス回
路で補元にある２つの信号を共通に用いる場合、これら
各２つの信号のうちの一方から他方を得るための相補型
インバータ回路を前記コの字形配線部分に配置すれば、
上記インバータ回路を形成するための面積を省略でき、
しかも補元信号の発生源となる機能ブロックからマトリ
ックス回路への配線は、互に補元にある一方の信号のう
ちの一方のみを導入する配線だけで足りるから、配線に
要する面積を縮少でき、従ってチップサイズの縮少化に
極めて有効であることを本発明者等は見出した。
本発明は上記実情に鑑みてなされたもので、上述の如く
一対のマトリックス回路をパターン配線を平行にして背
中合わせに配置し、これらマトリックス回路をコの字形
配線パターンで接続する場合にチップサイズの縮少化等
を図り得る半導体集積回路を提供しようとするものであ
る。
一対のマトリックス回路をパターン配線を平行にして背
中合わせに配置し、これらマトリックス回路をコの字形
配線パターンで接続する場合にチップサイズの縮少化等
を図り得る半導体集積回路を提供しようとするものであ
る。
以下図面を参照して本発明の一実施例を説明する。
まず説明に先立ちインバータ回路について説明する。
第１図ａは相補型ＩＧ−ＦＥＴ回路によるインバータの
結線図である。
結線図である。
高電位電源（高電位＋ｖＤＤの電源、以下＋ＶＤＤ電源
と称す）にソース電極と基板電極を接続したＰチャンネ
ルＩＧ−ＦＥＴ１のドレイン電極と、低電位電源（低電
位ＶＳＳの電源、以下ＶＳＳ電源と称す）にソース電極
及び基板電極を接続したＮチャンネルＩ Ｇ−ＦＥＴ２
のドレイン電極とを接続し、その接続点を出力端Ｏとし
、ＰチャンネルＩＧ−ＦＥＴＩのゲート電極とＮチャン
ネルＩＧ−ＦＥＴ２のゲート電極を接続してその接続点
を入力端■としたものである。
と称す）にソース電極と基板電極を接続したＰチャンネ
ルＩＧ−ＦＥＴ１のドレイン電極と、低電位電源（低電
位ＶＳＳの電源、以下ＶＳＳ電源と称す）にソース電極
及び基板電極を接続したＮチャンネルＩ Ｇ−ＦＥＴ２
のドレイン電極とを接続し、その接続点を出力端Ｏとし
、ＰチャンネルＩＧ−ＦＥＴＩのゲート電極とＮチャン
ネルＩＧ−ＦＥＴ２のゲート電極を接続してその接続点
を入力端■としたものである。
第１図すはその構造を示す平面図で、第１図Ｃは同図す
のＡ−Ａ′線に沿う断面図である。
のＡ−Ａ′線に沿う断面図である。
図中１１はＰチャンネルＩＧ−ＦＥＴＩが構成される不
純物濃度の低い（例えばｌ Ｑ １５ｃｒｒｒ−３）
Ｎ型半導体基板で、これはＰチャンネルＩＧ−ＦＥＴ１
の基板電極となる。
純物濃度の低い（例えばｌ Ｑ １５ｃｒｒｒ−３）
Ｎ型半導体基板で、これはＰチャンネルＩＧ−ＦＥＴ１
の基板電極となる。
１２はＮチャンネルＩＧ−ＦＥＴ２が構成される不純物
濃度の低い（例えば１０１６ｃｒｒｔ ” ） ｐ型半
導体領域で、これはＮチャンネルＩＧ−＋′ＥＴ２の基
板電極となる。
濃度の低い（例えば１０１６ｃｒｒｔ ” ） ｐ型半
導体領域で、これはＮチャンネルＩＧ−＋′ＥＴ２の基
板電極となる。
この領域１２は同一チップ内に異なるチャンネル型のＩ
Ｇ−ＦＥＴを集積する際に必要となるもので、この構造
では、Ｎ基板に熱拡散やイオン・インプランテーション
で数μ〜１０数μの厚さに形成され、通常Ｐ−ｗｅｌｌ
と呼ばれる。
Ｇ−ＦＥＴを集積する際に必要となるもので、この構造
では、Ｎ基板に熱拡散やイオン・インプランテーション
で数μ〜１０数μの厚さに形成され、通常Ｐ−ｗｅｌｌ
と呼ばれる。
このＰ−ｗｅｌｌ領域１２はＮ基板１１とは電気的に分
離されている。
離されている。
１３と１４はＰチャンネルＩＧ−ＦＥＴＩのソース電極
とドレイン電極で、高濃度のＰ型層（１０２０ｃＩｆＬ
−” ）程度で深さは１μ程度、以下Ｐ＋層と称す）で
ある。
とドレイン電極で、高濃度のＰ型層（１０２０ｃＩｆＬ
−” ）程度で深さは１μ程度、以下Ｐ＋層と称す）で
ある。
１５と１６はＮチャンネルＩＧ−ＦＥＴ２のソース電極
とドレイン電極で、高濃度のＮ型層（１０２０ｃｒｆＬ
−３）程度で深さは１μ程度、以下Ｎ＋層と称す）であ
る。
とドレイン電極で、高濃度のＮ型層（１０２０ｃｒｆＬ
−３）程度で深さは１μ程度、以下Ｎ＋層と称す）であ
る。
１７と１８はＰチャンネルＩＧ−ＦＥＴＩとＮチャンネ
ルＩＧ−ＦＥＴ２のゲート電極１９と２０下の半導体を
被う薄い絶縁膜（１０００λ〜数千Ａ程度）で、この領
域以外の半導体表面は厚い絶縁膜２１で被われている。
ルＩＧ−ＦＥＴ２のゲート電極１９と２０下の半導体を
被う薄い絶縁膜（１０００λ〜数千Ａ程度）で、この領
域以外の半導体表面は厚い絶縁膜２１で被われている。
２２と２３はＰチャンネルＩＧ−ＦＥＴのドレイン電極
１４とＮチャンネルＩＧ−ＦＥＴのドレイン電極１６を
配線導電体２４で接続するためＰ＋層１４とＮ＋層１６
上の絶縁膜２１に設けられた穴、２５は＋ＶＤＤ電源の
配線導電体２６にＰ＋層１３を接続するためＰ＋層１３
上の絶縁膜２１に設けられた穴、２７はｖｓｓ電源の配
線導電体２８にＮ＋層１５を接続するためＮ＋層１５の
絶縁膜２１に設けられた穴である。
１４とＮチャンネルＩＧ−ＦＥＴのドレイン電極１６を
配線導電体２４で接続するためＰ＋層１４とＮ＋層１６
上の絶縁膜２１に設けられた穴、２５は＋ＶＤＤ電源の
配線導電体２６にＰ＋層１３を接続するためＰ＋層１３
上の絶縁膜２１に設けられた穴、２７はｖｓｓ電源の配
線導電体２８にＮ＋層１５を接続するためＮ＋層１５の
絶縁膜２１に設けられた穴である。
３０はＮ基板１１を絶縁膜の穴３１を通して配線導電体
２６に良好に接続するためのＮ＋層、３２はＰ−ｗｅｌ
ｌ領域１２を絶縁膜２１の穴３３を通して配線導電体２
８に良好に接続するためのＰ＋層である。
２６に良好に接続するためのＮ＋層、３２はＰ−ｗｅｌ
ｌ領域１２を絶縁膜２１の穴３３を通して配線導電体２
８に良好に接続するためのＰ＋層である。
３４はＰチャンネルＩＧ−ＦＥＴのゲート電極１９とＮ
チャンネルＩＧ−ＦＥＴのゲート電極２０を結ぶ導電体
、３５は入力信号■を導入するための導電体、３６は出
力信号Ｏを取り出すための導電体である。
チャンネルＩＧ−ＦＥＴのゲート電極２０を結ぶ導電体
、３５は入力信号■を導入するための導電体、３６は出
力信号Ｏを取り出すための導電体である。
しかして、同一基板内にある２つの半導体層例えばＮ基
板１１上のＰ＋層１３，１４は、その深さが１μ程度で
あるためその間隔が１０μ前後であればＰ＋層１３，１
４は充分に電気的に分離されるのに対し、Ｎ基板１１内
の半導体層例えばＰ＋層１４とＰ−ｗｅｌｌ領域１２内
の半導体層例えばＮ＋層１６とを電気的に分離するため
には、これらＰ＋層１４とＮ＋層１６間にＰ−ｗｅｌｌ
領域１２の境界が存在するため数１０μ以上の間隔を保
持させなければならない。
板１１上のＰ＋層１３，１４は、その深さが１μ程度で
あるためその間隔が１０μ前後であればＰ＋層１３，１
４は充分に電気的に分離されるのに対し、Ｎ基板１１内
の半導体層例えばＰ＋層１４とＰ−ｗｅｌｌ領域１２内
の半導体層例えばＮ＋層１６とを電気的に分離するため
には、これらＰ＋層１４とＮ＋層１６間にＰ−ｗｅｌｌ
領域１２の境界が存在するため数１０μ以上の間隔を保
持させなければならない。
即ちＮ基板１１内のＰ＋層１４とＰ −ｗｅ ｌ ｌ領
域１２との分離のための間隔と、Ｎ基板１１とＰ−ｗｅ
ｌｌ領域１２内のＮ＋層１６との分離のための間隔が必
要であって、Ｐ−ｗｅｌｌの厚さが数μ〜１０数μとＰ
＋層１４やＮ十層１６の厚さに比べて深いため、Ｐ−ｖ
ｉｒｅｌｌの境界は設計時に充分余裕をもたせて設定し
なければならない。
域１２との分離のための間隔と、Ｎ基板１１とＰ−ｗｅ
ｌｌ領域１２内のＮ＋層１６との分離のための間隔が必
要であって、Ｐ−ｗｅｌｌの厚さが数μ〜１０数μとＰ
＋層１４やＮ十層１６の厚さに比べて深いため、Ｐ−ｖ
ｉｒｅｌｌの境界は設計時に充分余裕をもたせて設定し
なければならない。
この点は相補型ＩＧ−ＦＥＴ回路であるが故に生ずるこ
とはいうまでもない。
とはいうまでもない。
従って同一チップ内に多数のインバータ回路が存在する
場合、各インバータ回路のＮチャンネルＩＧ−ＦＥＴ相
互を近接する配置にし、Ｐ−ｗｅｌｌを１つあるいは数
個の領域にまとめれば、その分だけＰ−ｗｅｌｌ内の半
導体層とＰ−ｗｅｌｌ外との分離のための領域は縮少さ
れ、チップサイズの縮少力５が可能となる。
場合、各インバータ回路のＮチャンネルＩＧ−ＦＥＴ相
互を近接する配置にし、Ｐ−ｗｅｌｌを１つあるいは数
個の領域にまとめれば、その分だけＰ−ｗｅｌｌ内の半
導体層とＰ−ｗｅｌｌ外との分離のための領域は縮少さ
れ、チップサイズの縮少力５が可能となる。
第２図は本発明の一実施例を示す集積回路装置の平面図
である。
である。
以下この図によって本発明を説明する。
ブロック４１，４２は、その右端に示した信号１１ｙ１
１．Ｉ２．■２ｔ・・・■１□、■１□、■１２と１１
３或いは１１４が供給されるパターン１．状の各信号配
線導電体（図示せず）がそれぞれ図示左右方向に配線さ
れた第１、第２のマトリックス回路で、これらマトリッ
クス回路４１，４２は図の如く背中合わせに配置されて
いる。
１．Ｉ２．■２ｔ・・・■１□、■１□、■１２と１１
３或いは１１４が供給されるパターン１．状の各信号配
線導電体（図示せず）がそれぞれ図示左右方向に配線さ
れた第１、第２のマトリックス回路で、これらマトリッ
クス回路４１，４２は図の如く背中合わせに配置されて
いる。
勿論上記図示しないパターン状の各信号配線導電体には
多数のＩＧ−ＦＥＴが接続されているものとする。
多数のＩＧ−ＦＥＴが接続されているものとする。
４３゜４４．４５，４６，４γ、４８，４９，５０゜５
１．５２，５３，５４，５５，５６，５γ。
１．５２，５３，５４，５５，５６，５γ。
５８．５９，６（ｌと６１は、第１のマトリックス回路
の信号’Ｉ ｔ ■２．■３ｔ ’３ｙ Ｉ４ｔ Ｉ４
１ ＴｓｔＩ６．Ｉ？、Ｉ７．’８ｔ ■８ｔ Ｉ９．
Ｉ９．■ＩＯ２’ｌＯｔ■１□、Ｔ１□、と１１２を第
２のマトリックス回路４２と共通に用いるため、第１及
び第２のマトリックス回路内の対応する信号配線導電体
どうしを同一端部側で接続した平面コの字形のパターン
配線を示す。
の信号’Ｉ ｔ ■２．■３ｔ ’３ｙ Ｉ４ｔ Ｉ４
１ ＴｓｔＩ６．Ｉ？、Ｉ７．’８ｔ ■８ｔ Ｉ９．
Ｉ９．■ＩＯ２’ｌＯｔ■１□、Ｔ１□、と１１２を第
２のマトリックス回路４２と共通に用いるため、第１及
び第２のマトリックス回路内の対応する信号配線導電体
どうしを同一端部側で接続した平面コの字形のパターン
配線を示す。
信号配線導電体下の半導体基体表面に形成されたＩＧ−
ＦＥＴ６２，６３，６４，６５゜６６．６７．６８，６
９，７０，７１，７２゜７３．７４，７５と７６は、前
記コの字形の配線導電体４３，４４，４６，４８，４９
，５０゜５２．５４，５６，５７．と５９により信号■
、。
ＦＥＴ６２，６３，６４，６５゜６６．６７．６８，６
９，７０，７１，７２゜７３．７４，７５と７６は、前
記コの字形の配線導電体４３，４４，４６，４８，４９
，５０゜５２．５４，５６，５７．と５９により信号■
、。
Ｉｆ ｔ ■２．’２．Ｉ３ｔ Ｉ４ｔ Ｉ５２ Ｉ５
？ ’６ｔ Ｉ６＋Ｔ７２丁８．ｌ０２ＩｌＯとＩｌｌ
がゲート電極に印加されるＰチャンネルＩＧ−ＦＥＴで
、ＰチャンネルＩＧ−ＦＥＴ６２と６４のソース電極は
Ｐ＋層７７で共通接続されて＋ＶＤＤ電源の配線導電体
７８に接続され、ＰチャンネルＩＧ−ＦＥＴ６８゜７０
．７２，７３，７４，７５と７６のソース電極は、Ｐ＋
層７９で共通接続されて＋ＶＤＤ電源の配線導電体７８
に接続され、ＰチャンネルＩＧ−ＦＥＴ６３，６５，６
６．６７．６９と７１のソース電極は、Ｐ＋層８０で共
通接続されて＋ＶＤＤ電源の配線導電体１８に接続され
ている。
？ ’６ｔ Ｉ６＋Ｔ７２丁８．ｌ０２ＩｌＯとＩｌｌ
がゲート電極に印加されるＰチャンネルＩＧ−ＦＥＴで
、ＰチャンネルＩＧ−ＦＥＴ６２と６４のソース電極は
Ｐ＋層７７で共通接続されて＋ＶＤＤ電源の配線導電体
７８に接続され、ＰチャンネルＩＧ−ＦＥＴ６８゜７０
．７２，７３，７４，７５と７６のソース電極は、Ｐ＋
層７９で共通接続されて＋ＶＤＤ電源の配線導電体７８
に接続され、ＰチャンネルＩＧ−ＦＥＴ６３，６５，６
６．６７．６９と７１のソース電極は、Ｐ＋層８０で共
通接続されて＋ＶＤＤ電源の配線導電体１８に接続され
ている。
ＩＧ−ＦＥＴ８１，８２，８３，８４，８５，８６゜８
７．８８，８９，９０，９１．９２，９３゜９４と９５
はコの字形配線導電体４３，４４゜４６．４８，４９，
５０，５２，５４，５６゜５７．と５９により、信号１
１ｊＩｌｌＩ２ｔＩ２Ｆ■３ｔ ■４ｔ Ｉ５ｔ ■５
．Ｉ６ ｔ ’６．■７．■８ｔ ■９ｙ１１０とＩＩ
Ｉがゲート電極に印加されるＮチャンネルＩＧ−ＦＥＴ
である。
７．８８，８９，９０，９１．９２，９３゜９４と９５
はコの字形配線導電体４３，４４゜４６．４８，４９，
５０，５２，５４，５６゜５７．と５９により、信号１
１ｊＩｌｌＩ２ｔＩ２Ｆ■３ｔ ■４ｔ Ｉ５ｔ ■５
．Ｉ６ ｔ ’６．■７．■８ｔ ■９ｙ１１０とＩＩ
Ｉがゲート電極に印加されるＮチャンネルＩＧ−ＦＥＴ
である。
ＮチャンネルＩＧ−ＦＥＴ８１．８３，８５，８６，８
７と８９のソース電極はＮ＋層９６で共通接続されてＶ
ＳＳ電源の配線導電体９７に接続される。
７と８９のソース電極はＮ＋層９６で共通接続されてＶ
ＳＳ電源の配線導電体９７に接続される。
上記ＮチャンネルＩＧ−ＦＥＴとＮ＋層９６は第１のＰ
−ｗｅｌｌ領域９８に形成される。
−ｗｅｌｌ領域９８に形成される。
ＮチャンネルＩＧ−ＦＥＴ８８．９０，９１，９２，９
３，９４と９５のソース電極は、Ｎ＋層９９で共通接続
されてＶＳＳ電源の配線導電体９１に接続される。
３，９４と９５のソース電極は、Ｎ＋層９９で共通接続
されてＶＳＳ電源の配線導電体９１に接続される。
上記ＮチャンネルＩＧ−ＦＢＴとＮ＋層９９は第２のＰ
−ｗｅｌｌ領域１００内に形成される。
−ｗｅｌｌ領域１００内に形成される。
またＮチャンネルＩＧ−ＦＥＴ８２と８４のソース電極
はＮ＋層１０１で共通接続されてＶＳＳ電源の配線導電
体９７に接続され、第３のＰ−ｗｅｌｌ領域１０２内に
形成される。
はＮ＋層１０１で共通接続されてＶＳＳ電源の配線導電
体９７に接続され、第３のＰ−ｗｅｌｌ領域１０２内に
形成される。
ＰチャンネルＩＧ−ＦＥＴＢ６とＮチャンネルＩＧ−Ｆ
ＥＴ８５は、それらのドレイン電極をコの字形配線導電
体４５にて接続することにより、信号子、を入力すると
インバータ回路を構成し、その出力信号■３は配線導電
体４５にてマトリックス回路４１．４２内の信号Ｉ３用
の配線導電体に導入される。
ＥＴ８５は、それらのドレイン電極をコの字形配線導電
体４５にて接続することにより、信号子、を入力すると
インバータ回路を構成し、その出力信号■３は配線導電
体４５にてマトリックス回路４１．４２内の信号Ｉ３用
の配線導電体に導入される。
ＰチャンネルＩＧ−ＦＥＴ６７とＮチャンネルＩＧ−Ｆ
ＥＴａ６は、それらのドレイン電極を配線４７にて接続
することにより、信号■４を入力するインバータ回路を
構成し、その出力信号■４は配線溝電導４７にてマトリ
クス回路４１゜４２内の信号Ｉ４用の配線導電体に導入
される。
ＥＴａ６は、それらのドレイン電極を配線４７にて接続
することにより、信号■４を入力するインバータ回路を
構成し、その出力信号■４は配線溝電導４７にてマトリ
クス回路４１゜４２内の信号Ｉ４用の配線導電体に導入
される。
ＰチャンネルＩＧ−ＦＥＴ７２とＮチャンネルＩＧ−Ｆ
ＥＴ９１は、それらのドレイン電極を配線５１に接続す
ることにより、信号■７を入力とするインバータ回路を
構成し、その出力信号Ｉ７は配線導電体５１にてマトリ
ックス回路４１，４２内の信号Ｉ７用の信号配線導電体
に接続される。
ＥＴ９１は、それらのドレイン電極を配線５１に接続す
ることにより、信号■７を入力とするインバータ回路を
構成し、その出力信号Ｉ７は配線導電体５１にてマトリ
ックス回路４１，４２内の信号Ｉ７用の信号配線導電体
に接続される。
ＰチャンネルＩＧ−ＦＥＴ７３とＮチャンネルＩＧ−Ｆ
ＥＴ９２は、それらのドレイン電極を配線導電体５３に
接続することにより、信号ムを入力とするインバータ回
路を構成し、その出力信号■８は、配線導電体５３にて
マトリックス回路４１，４２の信号Ｉ８用の配線導電体
に導入される。
ＥＴ９２は、それらのドレイン電極を配線導電体５３に
接続することにより、信号ムを入力とするインバータ回
路を構成し、その出力信号■８は、配線導電体５３にて
マトリックス回路４１，４２の信号Ｉ８用の配線導電体
に導入される。
ＰチャンネルＩＧ−ＦＥＴ７４とＮチャンネルＩＧ−Ｆ
ＥＴ９３は、それらのドレイン電極を配線導電体５５に
接続することにより、信号■９を入力とするインバータ
回路を構成し、その出力信号■、は、配線導電体５５に
てマトリックス回路４１，４２の信号■、用の配線導電
体に導入される。
ＥＴ９３は、それらのドレイン電極を配線導電体５５に
接続することにより、信号■９を入力とするインバータ
回路を構成し、その出力信号■、は、配線導電体５５に
てマトリックス回路４１，４２の信号■、用の配線導電
体に導入される。
ＰチャンネルＩ Ｇ−Ｆ、ＥＴ７５とＮチャンネルＩＧ
−ＦＥＴ９４は、それらのドレイン電極を配線導電体５
８に接続することにより、信号■１ｏを入力とするイン
バータ回路を構成し、その出力信号■１ｏは、配線導電
体５８にてマトリックス回路４１．４２の信号Ｉｌｏ用
の配線導電体に導入される。
−ＦＥＴ９４は、それらのドレイン電極を配線導電体５
８に接続することにより、信号■１ｏを入力とするイン
バータ回路を構成し、その出力信号■１ｏは、配線導電
体５８にてマトリックス回路４１．４２の信号Ｉｌｏ用
の配線導電体に導入される。
ＰチャンネルＩＧ−ＦＥＴ７６と、ＮチャンネルＩＧ−
ＦＥＴ９５は、それらのドレイン電極を配線導電体６０
に接続することにより、信号■１□を入力とするインバ
ータ回路を構成し、その出力信号Ｉｔｔは、配線導電体
６０にてマｌ−ＩＪソック回路４１，４２の信号ＩＩＩ
用の配線導電体に導入される。
ＦＥＴ９５は、それらのドレイン電極を配線導電体６０
に接続することにより、信号■１□を入力とするインバ
ータ回路を構成し、その出力信号Ｉｔｔは、配線導電体
６０にてマｌ−ＩＪソック回路４１，４２の信号ＩＩＩ
用の配線導電体に導入される。
ＰチャンネルＩＧ−ＦＥＴ６２とＮチャンネルＩＧ−Ｆ
ＥＴ８１は、それらのドレイン電極を第１のマトリック
ス回＃！Ｉ４１の信号Ｉ１用の配線導電体に接続された
配線導電体１０３に接続することにより、信号■１を人
力とするインバータ回路を構成し、その出力信号■１は
配線導電体１０３により第１のマトリックス回路４１の
信号■、用の配線導電体に供給される。
ＥＴ８１は、それらのドレイン電極を第１のマトリック
ス回＃！Ｉ４１の信号Ｉ１用の配線導電体に接続された
配線導電体１０３に接続することにより、信号■１を人
力とするインバータ回路を構成し、その出力信号■１は
配線導電体１０３により第１のマトリックス回路４１の
信号■、用の配線導電体に供給される。
ＰチャンネルＩＧ−ＦＥＴ６３とＮチャンネルＩＧ−Ｆ
ＥＴ８２は、それらのドレイン電極を第２のマトリック
ス回路の信号Ｉ１用の配線導電体に接続された配線導電
体１０４に接続することにより、信号〒１を入力するイ
ンバータ回路を構成し、その出力信号■１は配線導電体
１０４により第２のマトリックス回路４２の信号１１用
の配線導電体に供給される。
ＥＴ８２は、それらのドレイン電極を第２のマトリック
ス回路の信号Ｉ１用の配線導電体に接続された配線導電
体１０４に接続することにより、信号〒１を入力するイ
ンバータ回路を構成し、その出力信号■１は配線導電体
１０４により第２のマトリックス回路４２の信号１１用
の配線導電体に供給される。
ＰチャンネルＩＧ−ＦＥＴ６４とＮチャンネルＩＧ−Ｆ
ＥＴ８３は、それらのドレイン電極を第１のマトリック
ス回路４１の信号Ｉ２用の配線導電体に接続された配線
導電体１０５に接続することにより、信ＭＩ２を入力と
するインバータ回路を構成し、その出力信号■２は、配
線導電体１０５により第１のマトリックス回路４１の信
号Ｉ２用の信号配線導電体に供給される。
ＥＴ８３は、それらのドレイン電極を第１のマトリック
ス回路４１の信号Ｉ２用の配線導電体に接続された配線
導電体１０５に接続することにより、信ＭＩ２を入力と
するインバータ回路を構成し、その出力信号■２は、配
線導電体１０５により第１のマトリックス回路４１の信
号Ｉ２用の信号配線導電体に供給される。
ＰチャンネルＩＧ−ＦＥＴ６５とＮチャンネルＩＧ−Ｆ
ＥＴ８４は、それらのドレイン電極を第２のマトリック
ス回路４２の信号■用の配線導電体に接続された配線導
電体１０６に接続することにより、信号■２を人力とす
るインバータ回路を構成し、その出力信号■２は、配線
導電体１０６により第２のマトリックス回路の信号■２
用の配線導電体に蚕給される。
ＥＴ８４は、それらのドレイン電極を第２のマトリック
ス回路４２の信号■用の配線導電体に接続された配線導
電体１０６に接続することにより、信号■２を人力とす
るインバータ回路を構成し、その出力信号■２は、配線
導電体１０６により第２のマトリックス回路の信号■２
用の配線導電体に蚕給される。
ＰチャンネルＩＧ−ＦＥＴ５８とＮチャンネルＩＧ−Ｆ
ＥＴ８７は、それらのドレイン電極を第１のマトリック
ス回路の信号■５用の配線導電体に接続された配線導電
体１０γに接続することにより、信号■、を入力とする
インバータ回路を構威し、その出力信号Ｔ５は、配線導
電体１０７により第１のマトリックス回路４１の信号Ｉ
、用の配線導電体に供給される。
ＥＴ８７は、それらのドレイン電極を第１のマトリック
ス回路の信号■５用の配線導電体に接続された配線導電
体１０γに接続することにより、信号■、を入力とする
インバータ回路を構威し、その出力信号Ｔ５は、配線導
電体１０７により第１のマトリックス回路４１の信号Ｉ
、用の配線導電体に供給される。
ＰチャンネルＩＧ−ＦＥＴ６９とＮチャンネルＩＧ−Ｆ
ＥＴ８８は、それらのドレイン電極を第２のマトリック
ス回路４２の信号丁、の信号配線導電体に接続された配
線導電体１０８に接続することにより、信号■、を入力
とするインバータ回路を構成し、その出力信号Ｉ、は、
配線導電体１０８により第２のマトリックス回路４２の
信号り用の配線導電体に接続される。
ＥＴ８８は、それらのドレイン電極を第２のマトリック
ス回路４２の信号丁、の信号配線導電体に接続された配
線導電体１０８に接続することにより、信号■、を入力
とするインバータ回路を構成し、その出力信号Ｉ、は、
配線導電体１０８により第２のマトリックス回路４２の
信号り用の配線導電体に接続される。
ＰチャンネルＩＧ−ＦＥＴ７０とＮチャンネルＩＧ−Ｆ
ＥＴ８９は、それらのドレイン電極を第１のマトリック
ス回路の信号り用の配線導電体に接続された配線導電体
１０９に接続することにより、信号Ｉ６を入力とするイ
ンバータ回路を構成し、その出力信号４６は第１のマト
リックス回路の信号■６用の配線導電体に供給される。
ＥＴ８９は、それらのドレイン電極を第１のマトリック
ス回路の信号り用の配線導電体に接続された配線導電体
１０９に接続することにより、信号Ｉ６を入力とするイ
ンバータ回路を構成し、その出力信号４６は第１のマト
リックス回路の信号■６用の配線導電体に供給される。
ＰチャンネルＩＧ−ＦＥＴ７１とＮチャンネルＩＧ−Ｆ
ＥＴ９０は、それらのドレイン電極を第２のマトリック
ス回路４２の信号り用の配線導電体に接続された配線導
電体１１０に接続することにより、信号■６を入力とす
るインバータ回路を構成し、その出力信号■６は、第２
のマトリックス回路の信号工。
ＥＴ９０は、それらのドレイン電極を第２のマトリック
ス回路４２の信号り用の配線導電体に接続された配線導
電体１１０に接続することにより、信号■６を入力とす
るインバータ回路を構成し、その出力信号■６は、第２
のマトリックス回路の信号工。
用の配線導電体に供給される。
配線導電体１１１は第１のマトリックス回路内でのみ使
用される信号１１３の第１のマトリックス回路の配線の
終端を示し、配線導電体１１２は第２のマトリックス回
路内でのみ使用される信号１１４の第２のマトリックス
回路の配線の終端を示す。
用される信号１１３の第１のマトリックス回路の配線の
終端を示し、配線導電体１１２は第２のマトリックス回
路内でのみ使用される信号１１４の第２のマトリックス
回路の配線の終端を示す。
１１３と１１４は、各配線導電体下のＮ基板と＋ＶＤＤ
電源の配線導電体７８の接続を良好にするためのＮ＋層
、１１５，１１６゜１１７は、第１、第２、第３のＰ−
ｗｅ １１９８，１００゜１０２とＶＳＳ電源の配線導
電体９７との接続を良好にするためのＰ＋層、１１８は
、マトリックス回路４１，４２及びコの字形配線導電体
群の外部にある信号■１□用の配線導電体１１９からコ
の字形配線導電体５９に信号■。
電源の配線導電体７８の接続を良好にするためのＮ＋層
、１１５，１１６゜１１７は、第１、第２、第３のＰ−
ｗｅ １１９８，１００゜１０２とＶＳＳ電源の配線導
電体９７との接続を良好にするためのＰ＋層、１１８は
、マトリックス回路４１，４２及びコの字形配線導電体
群の外部にある信号■１□用の配線導電体１１９からコ
の字形配線導電体５９に信号■。
を導入するためのＰ＋層、１２０は、コの字形配線導電
体６１に信号■１□を導入するためにマトリックス回路
４１゜４２及びコの字形配線導電体群の外部に配線され
てきた信号Ｉｉ□の配線導電体１２１から信号１１２を
配線導電体６１に導入するためのＰ＋層である。
体６１に信号■１□を導入するためにマトリックス回路
４１゜４２及びコの字形配線導電体群の外部に配線され
てきた信号Ｉｉ□の配線導電体１２１から信号１１２を
配線導電体６１に導入するためのＰ＋層である。
なお以上第２図の説明では、配線導電体とＰ＋層または
Ｎ＋層間を接続するための絶縁膜の穴や、ＩＧ−ＦＥＴ
の薄い膜については述べなかったが、第１図の場合と同
様に表現されている。
Ｎ＋層間を接続するための絶縁膜の穴や、ＩＧ−ＦＥＴ
の薄い膜については述べなかったが、第１図の場合と同
様に表現されている。
また上記配線導電体の材質として通常Ａ６を用いるが、
多結晶シリコン等を用いてもよい。
多結晶シリコン等を用いてもよい。
以上の説明から次のことが分る。
即ち、マトリックス回路内で使用される互に補元にある
２つの信号の一方から他方を得るためのインバータ回路
をコの字形配線部分に構成したから、インバータ回路を
構成するための面積は別に要しない。
２つの信号の一方から他方を得るためのインバータ回路
をコの字形配線部分に構成したから、インバータ回路を
構成するための面積は別に要しない。
これは、コの字形配線下の半導体基体はもともと例らの
素子も形成されずに放置される部分であったものを、本
発明ではその部分にＰ及びＮチャンネルＩＧ−ＦＥＴを
構成しかつ補元にある２つの信号のうちの一方が流れる
コの字形配線をゲート配線として用いることにより、上
記２つの信号のうちの他方を得ることができるようにし
たためである。
素子も形成されずに放置される部分であったものを、本
発明ではその部分にＰ及びＮチャンネルＩＧ−ＦＥＴを
構成しかつ補元にある２つの信号のうちの一方が流れる
コの字形配線をゲート配線として用いることにより、上
記２つの信号のうちの他方を得ることができるようにし
たためである。
また信号発生源となる機能ブロック（図示せず）からマ
トリックス回路へ信号を導入する配線は、前記インバー
タ回路のゲート入力となる信号用の１本のみでよくなり
、その補元の信号はインバータ回路で得られることから
該補元の信号を機能ブロックからマトリックス回路へ導
入する必要はなく、そのための配線は不要化される。
トリックス回路へ信号を導入する配線は、前記インバー
タ回路のゲート入力となる信号用の１本のみでよくなり
、その補元の信号はインバータ回路で得られることから
該補元の信号を機能ブロックからマトリックス回路へ導
入する必要はなく、そのための配線は不要化される。
このようにマトリックス回路部分及びコの字形配線部分
の外部におけるインバータ数が減少され、また機能ブロ
ックからマトリックス回路へ信号を導入するための配線
が最少となるため、機能ブロックを構成する面積と配線
に要する面積は縮少され、従ってチップサイズを縮少す
ることができる。
の外部におけるインバータ数が減少され、また機能ブロ
ックからマトリックス回路へ信号を導入するための配線
が最少となるため、機能ブロックを構成する面積と配線
に要する面積は縮少され、従ってチップサイズを縮少す
ることができる。
また上記のようにマトリックス回路部分及びコの字形配
線部分以外での配線が減少することにより、各機能ブロ
ックの配置の融通性が増し、また各機能ブロック間の配
線の融通性も増加し、集積回路設計が容易となり、設計
期間の短縮が可能となる。
線部分以外での配線が減少することにより、各機能ブロ
ックの配置の融通性が増し、また各機能ブロック間の配
線の融通性も増加し、集積回路設計が容易となり、設計
期間の短縮が可能となる。
またコの字形配線部分のうち、第１のマトリックス回路
近辺と第２のマトリックス回路近辺に個々にインバータ
回路を形成すれば、例えばＰチャンネルＩＧ−ＦＥＴ６
２とＮチャンネルＩＧ−Ｆ’ＥＴ８１により構成される
インバータ回路と、ＰチャンネルＦＥＴ６３とＮチャン
ネルＦＥＴ８２によるインバータ回路について見ても分
るとうり、互に補元にある２つの信号（例えば信号■１
とｉｉ）の一方の信号（例えば信号Ｉｆ）に関しては第
１のマトリックス回路の信号配線と第２のマトリックス
回路の信号配線間の配線を設ける必要がなく、コの字形
配線を省略できる。
近辺と第２のマトリックス回路近辺に個々にインバータ
回路を形成すれば、例えばＰチャンネルＩＧ−ＦＥＴ６
２とＮチャンネルＩＧ−Ｆ’ＥＴ８１により構成される
インバータ回路と、ＰチャンネルＦＥＴ６３とＮチャン
ネルＦＥＴ８２によるインバータ回路について見ても分
るとうり、互に補元にある２つの信号（例えば信号■１
とｉｉ）の一方の信号（例えば信号Ｉｆ）に関しては第
１のマトリックス回路の信号配線と第２のマトリックス
回路の信号配線間の配線を設ける必要がなく、コの字形
配線を省略できる。
従ってその分だけコの字形配線部分に要する面積は縮少
され、この点でもチップサイズの縮少が可能となる。
され、この点でもチップサイズの縮少が可能となる。
またコの字形配線部分における各ＩＧ−ＦＥＴは、同一
チャンネル型のソース領域どうしをできるだけ共通に接
続して電力供給のための配線導電体に接続したから、前
記配線導電体と各ＩＧ−ＦＥＴのソース電極間に生ずる
寄生抵抗が減少し、特性が向上する。
チャンネル型のソース領域どうしをできるだけ共通に接
続して電力供給のための配線導電体に接続したから、前
記配線導電体と各ＩＧ−ＦＥＴのソース電極間に生ずる
寄生抵抗が減少し、特性が向上する。
そして各ＩＧ−ＦＥＴのソース領域を配線導電体に独立
に接続する場合に比べて必要面積が縮少し、その結果生
ずるスペースに更に他のＩＧ−ＦＥＴを形成できる等の
利点がある。
に接続する場合に比べて必要面積が縮少し、その結果生
ずるスペースに更に他のＩＧ−ＦＥＴを形成できる等の
利点がある。
なお上記実施例では、補元にある２つの信号の一方から
他方を得るインバータ回路を全てコの字形配線部分に形
成したが、マトリックス回路内部あるいはマ） ＩＪラ
ックス路の周辺にＩＧ−ＦＥＴを構成する面積空間があ
る場合には、その部分に一部のＩＧ−ＦＥＴやインバー
タ回路を構成してもよい。
他方を得るインバータ回路を全てコの字形配線部分に形
成したが、マトリックス回路内部あるいはマ） ＩＪラ
ックス路の周辺にＩＧ−ＦＥＴを構成する面積空間があ
る場合には、その部分に一部のＩＧ−ＦＥＴやインバー
タ回路を構成してもよい。
また実施例では、半導体素子を構成する半導体基体とし
てＮ型半導体基板を用いたが、基板として、Ｐ型半導体
、真性半導体を用いたり、ＳＯ８構造即ち絶縁体を基板
としその上に半導体回路を構成する場合にも本発明は適
用できるものである。
てＮ型半導体基板を用いたが、基板として、Ｐ型半導体
、真性半導体を用いたり、ＳＯ８構造即ち絶縁体を基板
としその上に半導体回路を構成する場合にも本発明は適
用できるものである。
以上説明した如く本発明によれば、Ｐ及びＮチャンネル
ＩＧ−ＦＥＴを用いたいわゆる相補型ＩＧ−ＦＥＴによ
る集積回路のチップサイズ縮少化に極めて有効なばかり
でなく、集積回路設計の融通性が増し、設計期間の短縮
がはかれ、またコの字形配線部分に形成したインバータ
回路の各素子のうち同一チャンネル型のもののソース領
域を共通としたので、ソース電極に寄生抵抗が生じるの
を防止し特性が良好となる半導体集積回路装置を提供す
ることができる。
ＩＧ−ＦＥＴを用いたいわゆる相補型ＩＧ−ＦＥＴによ
る集積回路のチップサイズ縮少化に極めて有効なばかり
でなく、集積回路設計の融通性が増し、設計期間の短縮
がはかれ、またコの字形配線部分に形成したインバータ
回路の各素子のうち同一チャンネル型のもののソース領
域を共通としたので、ソース電極に寄生抵抗が生じるの
を防止し特性が良好となる半導体集積回路装置を提供す
ることができる。
第１図ａは相補型ＩＧ−ＦＥＴで構成されたインバータ
回路図、同図すは同回路の構造を示す平面図、同図Ｃは
同図すのＡ−Ａ′線に沿う断面図、第２図は本発明の一
実施例を示すパターン平面図である。 ４１ 、４２・・・・・・第１、第２のマトリックス回
路、４３〜６１・・・・・・コの字形配線導電体、６２
〜９５・・・・・・インバータを構成するＩＧ−ＦＥＴ
、７７ 。 ７９．９６，８０，９９，１０１・・・・・・共通ソー
ス領鳥
回路図、同図すは同回路の構造を示す平面図、同図Ｃは
同図すのＡ−Ａ′線に沿う断面図、第２図は本発明の一
実施例を示すパターン平面図である。 ４１ 、４２・・・・・・第１、第２のマトリックス回
路、４３〜６１・・・・・・コの字形配線導電体、６２
〜９５・・・・・・インバータを構成するＩＧ−ＦＥＴ
、７７ 。 ７９．９６，８０，９９，１０１・・・・・・共通ソー
ス領鳥
Claims (1)
- 【特許請求の範囲】 １ 互に補元にある２つの信号が入力されるそれぞれの
パターン配線が多数組平行的に配置されかつその下部の
半導体基体表面には前記パターン配線に接続される多数
のＩＧ−ＦＥＴを有した第１及び第２のマ） ＩＪラッ
ク回路が、パターン配線を平行させて背中合わせに配置
されており、前記各マトリックス回路の同一端部側でこ
れら各マトリックス回路の互に対応するパターン配線ど
うしを接続するためのパターン配線は平面コの字形にな
っており、これらコの字形の配線ノ々ターン下の半導体
基体表面には前記補元にある一方の信号から他方の信号
を得るためのインバータ回路を構成するＰ及びＮチャン
ネルＩＧ−ＦＥＴが形成されていることを特徴とした半
導体集積回路装置。 ２、特許請求の範囲１において、インバータ回路を構成
するＩＧ−ＦＥＴのうち同一チャンネル型のＩＧ−ＦＥ
Ｔが近接して配置されている場合、これら近接して配置
された少くとも２つ以上の同一チャンネル型ＩＧ−ＦＥ
Ｔのソース領域を、該ソース領域の導電型と同型の半導
体層で接続し、たことを特徴とする半導体集積回路装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP49061161A JPS5851419B2 (ja) | 1974-05-30 | 1974-05-30 | ハンドウタイシユウセキカイロソウチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP49061161A JPS5851419B2 (ja) | 1974-05-30 | 1974-05-30 | ハンドウタイシユウセキカイロソウチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS50153877A JPS50153877A (ja) | 1975-12-11 |
| JPS5851419B2 true JPS5851419B2 (ja) | 1983-11-16 |
Family
ID=13163127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP49061161A Expired JPS5851419B2 (ja) | 1974-05-30 | 1974-05-30 | ハンドウタイシユウセキカイロソウチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5851419B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2574756B2 (ja) * | 1986-04-25 | 1997-01-22 | 株式会社日立製作所 | 相補形ｍｏｓ集積回路 |
-
1974
- 1974-05-30 JP JP49061161A patent/JPS5851419B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS50153877A (ja) | 1975-12-11 |
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