JPS5851432B2 - 接合形電界効果半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】 この発明は接合形電界効果半導体装置の製造方法の改良
に関するものである。

先ず、接合形電界効果トランジスタ（ＪＦＥＴと略称す
る。

）を例にとって説明する。第１図はＮチャンネルＪＰＥ
Ｔ の基本的な構造を示す縦断面図で、図において１
はＮ形層からなるソース領域、２はＮ＋形層からなるド
レイン領域、３はソース領域１とドレイン領域２とには
さまれたＮ−影領域、４はこのＮ−影領域３中に埋設さ
れたＰ影領域からなるゲート領域である。

ゲート領域４を構成するＰ影領域は多数の平行線状もし
くは網状に形成される。

電極は図示されていないが、ソース領域１、ドレイン領
域２およびゲート領域４に設けられる。

このようなＪＰＥＴはゲート領域４へ印加される電圧に
よってゲート周囲にできる空乏層の広がりによってソー
ス領域１からドレイン領域２へ流れるドレイン電流が制
御さ札上記空乏層がゲート領域４の平行線間もしくは網
目をみたすと、ＪＦＥＴは三極真空管形の特性を示す。

第２図および第３図はこれと同様な機能を有するＪＦＥ
Ｔの他の構成例を示す縦断面図である。

第２図に示す構成では、ゲート領域４がソース領域１と
同一平面に形成され、たゾゲート領域４がソース領域１
よりも深く伸びているもので、素子表面に設けられた絶
縁層５を貫通してソース電極６およびゲート電極γが、
アルミニウム、ニッケル、クロム、チタン、金もしくは
銀などの金属をもって容易に形成できる。

従って特にゲート領域４への入力直列抵抗Ｒが第１図に
示したものに比して低下し、ゲート浮遊容量Ｃとからな
るＲＣ時定か小さくなり、高周波用として適してはいる
。

しかし、第１図のようにゲート領域４が深く埋込まれた
構造のものに比して、動作特性上の相互コンダクタンス
９ｍが小さくなるという欠点をもっている。

第３図に示す構成ではゲート領域４が表面から掘り込ん
だ位置に形成され、ソース領域１は表面に設けられてい
るので、相互コンダクタンス９ｍも充分大きくでき、ゲ
ート領域４へ直接ゲート電極γを取付けられているので
、ゲート入力直列抵抗Ｒを小さくでき、入力時定数が小
さくなり、第１図のものと第２図のものとの両者の長所
を兼ね備えている。

ところが、第３図に示すような構造の素子は従来の技術
では製造が困難であった。

この発明は、ゲート領域が半導体基体の表面から掘り込
んだ位置に形成され、ソース領域が半導体基体の表面に
設けられている接合形電界効果半導体装置の製造方法を
提供することを目的としている。

以下、実施例によりこの発明を説明する。

第４図ａ ＝ ｈは、この発明の方法をＮチャンネルＪ
ＰＥＴの製造に適用した実施例の主要工程における半導
体ウェハの縦断面図である。

まず、ドレイン領域２となるＯ８０１ Ｄｃｍ程度の比
抵抗のシリコンＳｉからなるＮ 形基板に１〜５００ｇ
ｃｒＩＬの比抵抗のＳｉからなるＮ−影領域３をエピタ
キシャル成長させ、その上に絶縁膜５を被覆させた半導
体ウェハの動作領域を形成する部分を被覆する絶縁膜５
を取り除き、Ｎ−影領域３を露出させる。

Ｎ−影領域３の表面から順次、下敷層の酸化ケイ素Ｓｉ
Ｏ２膜８、第１層の窒化ケイ素Ｓ ｉ ３Ｎ４膜９、第
２層のＳｉＯ２膜１０膜力０層の５１３Ｎ４膜１１を積
み重ねて形成され露出したＮ−影領域３の所定部分〔将
来、ソース領域２を形成する部分およびその周辺〕を被
覆する多層膜を形成する〔第４図ａ）ｏ次に、Ｎ−影領
域３の残っている露出表面からホウ素やガリウムなどの
Ｐ形不純物をＮ−影領域３に導入してＰ形のゲート領域
４を形成する〔第４図ｂ〕。

Ｐ形の不純物の導入は、公知のイオン注入法、熱拡散法
によって行うことができる。

つづいて、５１０２のエツチング液を用いて長時間エツ
チングを行うと、下敷層の５ＩＯ２膜８と第２層のＳｉ
Ｏ２膜１０膜力０ツチングされるが、ＳｉＯ□膜８の厚
さを３００λ程度にし、Ｓ ｉｏ ２膜１０の厚さを１
０００〜２０００人と厚くしておくと、厚い膜に対する
方がエツチング速度が早くなるので、ＳｉＯ２膜１０膜
力０Ｓ １０２膜８より早く細くなる〔第４図Ｃ〕。

厚さが上記の場合と逆であると、ＳｉＯ２膜１０膜力０
なる前に多層膜全体がはがれてしまうことがある。

次に、５ｉ３Ｎ４膜９，１１をエツチングすると、細く
なった第２層のＳ ｉｏ ２膜１０がマスクとなってそ
の下の部分の第１層のＳ ｉ３ Ｎ４膜９が残る。

すなわち、細くなった第１層のＳ ｉ３ Ｎ４膜９およ
び第２層のＳ ｉＯ２膜１０と少し細くなった下敷層の
５ｉｎｓ、膜８とが残る〔第４図ｄ〕。

５ｉ３Ｎ４膜９．１１のエツチングは、リン酸を使って
もよく、ガスプラズマエツチングで行ってもよい。

次に絶縁膜５、Ｓ １０２膜８、Ｓ ｉ３ Ｎ４膜９お
よびＳ ｉ ０２膜１０をマスクとしてＳｉ基体をエツ
チングする。

エツチング液は、硝酸とフッ酸を主成分とするものでも
よいし、ＫＯＨやＮａＯＨなどのアルカリ、ヒドラジン
でもよい。

特にＫＯＨ，ＮａＯＨ，ヒドラジンなどを用いると、異
方性エツチングができるので、例えば、主面が１００面
であるＳｉ基体の場合は、傾斜をつけることができる〔
第４図ｅ〕。

勿論、ガスプラズマによってもエツチングすることがで
き、全面がほぼ一様にエツチングされる。

硝酸・フッ酸系エツチング液では、５ｉ０２もエツチン
グされ、Ｓｉよりエツチング速度が遅いので、段付きの
側面になる〔第４図ｆ〕。

またＳｉ基体をエツチング後、Ｓ ｉｏ ２膜８のＳ
ｉ ３ Ｎ４膜９によって被覆されていない部分を除去
し、さらにＳｉ基体エツチングしてもよい。

エツチング面が傾斜したり、段付きになると、電極金属
の配線の場合に断線しにくいので良い。

勿論、このように段付きでなくても、溝が浅ければ、断
線は生じないのでＳｉＯ２膜は、最初から無くてもよい
。

Ｓｉ基体をエツチング後、Ｓｉ基体の表面を酸化すれば
、Ｓ ｔ ３Ｎ、膜９のある部分のＳｉ基体は酸化され
ず、露出したＳｉ基体の表面が酸化されてＳ ｉ ０２
膜１２が作成される。

次に、Ｓ ｉ ３Ｎ４膜９とＳ ｉ０２膜８とを選択的
にエツチングして除去し、その除去された部分から、リ
ンやヒ素などのＮ形不純物をＮ−影領域３に導入して、
Ｎ＋形のソース領域１を形成する〔第４図ｇ〕。

つづいて、ゲート領域４上のＳｉＯ２膜１２に窓あけを
行った後、ソース領域１およびゲート領域４にそれぞれ
ソース電極６およびゲート電極１の形成を行う。

電極の形成は、アルミニウム、クロム、ニッケル、チタ
ン、金などの金属を用いて行う。

また、多結晶シリコンを使うことができる。

上記の製造法により、ソースとゲートとの間の耐圧を高
く、静電容量を小さくして、高周波大電力用の接合形電
界効果トランジスタを製造することができる。

以上は、ＮチャンネルＪＦＥＴについて説明したが、Ｐ
影領域とＮ影領域とをすべて逆にすれば、Ｐチャンネル
ＪＦＥＴになり、上記の方法と同じ方法で製造すること
ができる。

また、Ｎチャンネル形で、ドレイン領域２をＰ 形基板
にすれば、電界制御整流素子になる。

勿論、Ｐチャンネル電界制御整流素子も同様にして製造
することができる。

また、多層膜も必ずしもＳｉＯ２とＳｉ３Ｎ、とにより
構成される必要はなく、適用エツチング液の異なる物質
により構成されるものであればよい。

例えば、Ｔａ、ＭｏｙＷｐＮｉｐＡｌ、Ａｕ、Ｐｔ、Ｔ
ｉなどの金属や、Ａｌ２Ｏ３，ＳｉＣ、ＡＩＮなどの絶
縁物から適当な組合わせを選び出すことができる。

しかし、下敷層または半導体基体に接する第１層は半導
体基体中に不純物が入ったり、半導体基体と反応してそ
の表面を荒したりするのを防止するために、半導体基体
のと同一種類の半導体の酸化物、窒化物などが好ましく
、半導体基体がＳｉの場合は、Ｓｉｎ、、 、 Ｓｉ３
Ｎ、などを使うのが好ましい。

それ以外の層は必ずしも限定する必要はない。例えば、
下敷層にＳ ｉ Ｏ２、第１層にＳｉ３Ｎい第２層にＭ
ｏ、第３層にＳｉＯ２を使っても良く、下敷層に５ｉ０
２、第１層にＭｏ ｓ第２層に８１０２、第３層にＭｏ
を使うことも可能である。

その他、各種の組み合せが可能である。

ただし、この場合、高温で酸素を通さず、半導体基体の
選択酸化のマスクとして作用する絶縁物、例えば、Ｓ
ｔ ｓ Ｎ４やＳｉＣを下敷層または第１層に使用しな
ければならない。

以上詳述したよう゛に、この発明の製造方法によれば、
ゲート領域を半導体基体の表面から掘り込んだ位置に形
成し、ソース領域を半導体基体の表面に設けることがで
きるので、ソース、ゲート間の耐圧を高く、静電容量を
小さく、ゲート入力抵抗を小さく、さらに相互コンダク
タンスを大きくすることができるから、高周波大電力用
の接合形電界効果半導体装置を製造することができる。

【図面の簡単な説明】

第１図はＮチャンネルＪＰＥＴの基本的な構造を示す縦
断面図、第２図、第３図はこれと同様な機能を有するＪ
ＦＥＴの他の構成例を示す縦断面図、第４図はこの発明
の方法をＮチャンネルＪＦＥＴの製造に適用した実施例
の主要工程における半導体ウェハの縦断面図である。 図において、１はソース領域、２はドレイン領域（第１
の半導体層）、３はＮ−影領域（第２の半導体層）、４
はゲート領域、８，１０はＳｉＯ２膜、９，１１はＳ
ｉ ３ Ｎ４膜である。 なお、図中同一符号はそれぞれ同一または相当部分を示
す。

Claims (1)

1. 【特許請求の範囲】 １ 第１の伝導形または第２の伝導形を有する高不純物
   濃度の第１の半導体層上に第１の伝導形を有する第２の
   半導体層を設けて半導体基体を形成する工程、順次積層
   された第１の層、第２の層および第３の層により構成さ
   れ第２の層に適合する第１のエツチング液による上記第
   １および第３の層のエツチング速度が上記第１のエツチ
   ング液による上記第２の層のエツチング速度より小さい
   多層膜を上記第２の半導体層上の所定の部分に直接にま
   たは下敷膜を介して形成する工程、上記多層膜をマスク
   として第２の伝導形の不純物を上記第２の半導体層に導
   入してゲート領域を形成する工程、上記多層膜を上記第
   １のエツチング液にてエツチングし上記第２の層を細く
   する工程、上記多層膜を上記第１および第３の層をエツ
   チングし上記第２の層をほとんどエツチングしない第２
   のエツチング液にてエツチングし上記第１の層の上記第
   ２の層に被覆されていない部分および上記第３の層を除
   去する工程、および残存する上記多層膜をマスクとして
   上記下敷膜ならびに上記ゲート領域およびその周辺の上
   記半導体基体をエツチングし底面下に残存するゲート領
   域を有する堀り込み溝を形成する工程を備えた接合形電
   界効果半導体装置の製造方法。 ２ 第２の半導体層に接する多層膜の第１の層または下
   敷膜に第２の半導体層と同一種類の半導体の酸化物また
   は窒化物を使用することを特徴とする特許請求の範囲第
   １項記載の接合形電界効果半導体装置の製造方法。