JPS6080243A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS6080243A JPS6080243A JP58188711A JP18871183A JPS6080243A JP S6080243 A JPS6080243 A JP S6080243A JP 58188711 A JP58188711 A JP 58188711A JP 18871183 A JP18871183 A JP 18871183A JP S6080243 A JPS6080243 A JP S6080243A
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- film
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- forming
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/019—Manufacture or treatment of isolation regions comprising dielectric materials using epitaxial passivated integrated circuit [EPIC] processes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
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- Bipolar Transistors (AREA)
- Element Separation (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は大電力および高電圧用に適用される半導体装置
およびその製造方法に関するものである０〔従来技術〕 従来この種の半導体装置は、第１図（ａ）〜（ｅ）に示
すような製造方法によシ形成されていた。すなわち、同
図（ａ）に示すように例えｉｓｔからなるｎ形半導体基
板１の表面にイオン注入法によυ Ａ８を注入してＮ
埋込層２を形成した後、この基板１上に例えば熱酸化に
よる５ｉＯｚなどのマスク材層３を形成し、フォトリソ
グラフィ技術によシ分１７１１に必要な溝エッチ窓４を
形成する。次にＫＯＨを含むアルカリエツチング液等を
用いていわゆる異方性エツチングを行なって同図（ｂ）
に示すように基板１に分離溝５を形成する。次にマスク
材層３を除去した後、同図（ｅ）に示すように基板１の
全面に例えば８１０２膜、５ｉａＮ４膜、半絶縁性膜あ
るいはこれらの多層および複合膜（例えばオキシナイト
ライド膜）などの絶縁膜６を形成し、さらにこの絶縁膜
６上に多結晶シリコンを堆積して支持基板材Ｔを形成す
る。次に同図（ｄ）に示すように基板１の背面を研磨あ
るいはエツチング等によシ基板１の除去を行なって絶縁
膜６を露出させる。これによって基板１の一部であった
半導体領域が絶縁膜６で囲まれた島８が相互に絶縁分離
されて同一基板上に形成される。次にこの島８の中に不
純物添加ヲ行すってベース、エミッタおよびコレクタの
各コンタクト補償領域９．１０および１１を形成すると
ともに、表面保護絶縁膜１２を形成し、また必要に応じ
てコンタクト窓を形成する。
およびその製造方法に関するものである０〔従来技術〕 従来この種の半導体装置は、第１図（ａ）〜（ｅ）に示
すような製造方法によシ形成されていた。すなわち、同
図（ａ）に示すように例えｉｓｔからなるｎ形半導体基
板１の表面にイオン注入法によυ Ａ８を注入してＮ
埋込層２を形成した後、この基板１上に例えば熱酸化に
よる５ｉＯｚなどのマスク材層３を形成し、フォトリソ
グラフィ技術によシ分１７１１に必要な溝エッチ窓４を
形成する。次にＫＯＨを含むアルカリエツチング液等を
用いていわゆる異方性エツチングを行なって同図（ｂ）
に示すように基板１に分離溝５を形成する。次にマスク
材層３を除去した後、同図（ｅ）に示すように基板１の
全面に例えば８１０２膜、５ｉａＮ４膜、半絶縁性膜あ
るいはこれらの多層および複合膜（例えばオキシナイト
ライド膜）などの絶縁膜６を形成し、さらにこの絶縁膜
６上に多結晶シリコンを堆積して支持基板材Ｔを形成す
る。次に同図（ｄ）に示すように基板１の背面を研磨あ
るいはエツチング等によシ基板１の除去を行なって絶縁
膜６を露出させる。これによって基板１の一部であった
半導体領域が絶縁膜６で囲まれた島８が相互に絶縁分離
されて同一基板上に形成される。次にこの島８の中に不
純物添加ヲ行すってベース、エミッタおよびコレクタの
各コンタクト補償領域９．１０および１１を形成すると
ともに、表面保護絶縁膜１２を形成し、また必要に応じ
てコンタクト窓を形成する。
第２図は前述した工程を経た後、電極配線１３を形成し
て集積回路装置とした断面構造を示したものである。な
お、１４は前述したコンタクト窓である。ここでは、抵
抗１５．大軍カド２ンジスタ１６．トランジスタ１７お
よびダイオード１８などの各素子をそれぞれ形成してい
る。一般的にはこれらの素子は複数個製作され、主電流
の通路となる大電力トランジスタ１６のオン、オフを行
なって電圧、電流の制御および信号の増幅等を行なう。
て集積回路装置とした断面構造を示したものである。な
お、１４は前述したコンタクト窓である。ここでは、抵
抗１５．大軍カド２ンジスタ１６．トランジスタ１７お
よびダイオード１８などの各素子をそれぞれ形成してい
る。一般的にはこれらの素子は複数個製作され、主電流
の通路となる大電力トランジスタ１６のオン、オフを行
なって電圧、電流の制御および信号の増幅等を行なう。
このように構成された半導体装置においては、各素子相
互間が誘電体で分離されているため、高電圧の信号を取
シ扱うことが可能となる。しかしながら、信号の伝達経
路である電極配線１３が同一の第１の主面１９上に形成
されているため、大電流をオン、オフする大電力トラン
ジスタ１６は入力側および出力側にパターン幅の大きい
電極配線１３を第１の主面１９側に設けなければならず
、したがって集積度を低下させる原因となっていた０ま
た、高電圧を取シ扱う素子はその発熱量が大となること
が常であるが、最も発熱量の大きい大電力トランジスタ
１６は熱伝導率の低い絶縁膜６で全体が囲まれているた
め、大電力トランジスタ１６内の各接合部で発生する熱
の放散が悪く、素子の取シ扱い得る電力の上限が抑制さ
れるという問題があった。
互間が誘電体で分離されているため、高電圧の信号を取
シ扱うことが可能となる。しかしながら、信号の伝達経
路である電極配線１３が同一の第１の主面１９上に形成
されているため、大電流をオン、オフする大電力トラン
ジスタ１６は入力側および出力側にパターン幅の大きい
電極配線１３を第１の主面１９側に設けなければならず
、したがって集積度を低下させる原因となっていた０ま
た、高電圧を取シ扱う素子はその発熱量が大となること
が常であるが、最も発熱量の大きい大電力トランジスタ
１６は熱伝導率の低い絶縁膜６で全体が囲まれているた
め、大電力トランジスタ１６内の各接合部で発生する熱
の放散が悪く、素子の取シ扱い得る電力の上限が抑制さ
れるという問題があった。
したがって本発明は、前述した従来の問題に鑑みてなさ
れたものであシ、その目的とするところは、大電力およ
び高電圧の信号を取シ扱い得る高耐圧半導体装置および
その製造方法を提供することにある。
れたものであシ、その目的とするところは、大電力およ
び高電圧の信号を取シ扱い得る高耐圧半導体装置および
その製造方法を提供することにある。
このような目的を達成するために本発明は、支持基板中
に絶縁膜を介して複数の島を絶縁分離して形成し、この
複数の島の第１の主面上にそれぞれ半導体素子およびこ
れらの素子を相互に電気的−に接続する電極配線をそれ
ぞれ形成してなる半導゛′ 体装置において、前記島の
少なくとも一つに底面に前記絶縁膜が存在しない島を形
成し、仁の島の第２の主面上に前記半導体素子への入出
力信号電極を設けたものである。また、この半導体装置
は半導体基板の第１の主面側に同−導電形高不純物領域
を選択的に形成する工程と、半導体基板の第１の主面側
を部分的に除去し該半導体基板の一部を選択的に残存さ
せる工程と、残存領域の少なくとも一つが第２の主面と
対向する面の少なくとも一部に絶縁膜を形成させず他の
面および他の残存領域に絶縁膜を形成する工程と、第２
の主面側から支持基板材を堆積して形成する工程と、第
１の主面側から少なくとも絶縁膜が露出するまで半導体
基板を除去して残存領域を相互に絶縁分離させた島を形
成する工程と、島の中に半導体素子を形成する工程と、
島の第１の主面上に各半導体素子を電気的に接続する電
極配線を形成するとともに絶縁膜のない島の第２の主面
上に信号を入出力させる電極を形成する工程とを少なく
とも含む方法で製造するものである。
に絶縁膜を介して複数の島を絶縁分離して形成し、この
複数の島の第１の主面上にそれぞれ半導体素子およびこ
れらの素子を相互に電気的−に接続する電極配線をそれ
ぞれ形成してなる半導゛′ 体装置において、前記島の
少なくとも一つに底面に前記絶縁膜が存在しない島を形
成し、仁の島の第２の主面上に前記半導体素子への入出
力信号電極を設けたものである。また、この半導体装置
は半導体基板の第１の主面側に同−導電形高不純物領域
を選択的に形成する工程と、半導体基板の第１の主面側
を部分的に除去し該半導体基板の一部を選択的に残存さ
せる工程と、残存領域の少なくとも一つが第２の主面と
対向する面の少なくとも一部に絶縁膜を形成させず他の
面および他の残存領域に絶縁膜を形成する工程と、第２
の主面側から支持基板材を堆積して形成する工程と、第
１の主面側から少なくとも絶縁膜が露出するまで半導体
基板を除去して残存領域を相互に絶縁分離させた島を形
成する工程と、島の中に半導体素子を形成する工程と、
島の第１の主面上に各半導体素子を電気的に接続する電
極配線を形成するとともに絶縁膜のない島の第２の主面
上に信号を入出力させる電極を形成する工程とを少なく
とも含む方法で製造するものである。
以下、図面を用いて本発明の実施例を詳細に説明する。
第３図（ａ）〜（、）は本発明による半導体装置の製造
方法の一例を示す要部断面工程図であシ、前述の図と同
一部分は同一符号を伺す０同図において、まず、同図（
ａ）に示すようにＳｔからなるｎ形基板１０表面にＡｓ
をドーズ量ｌＸ１０ Ｃｙａの割合でイオン注入してシ
ート抵抗５０ ＱＪ’ｇ３の埋込層２を形成した後、そ
の表面にＳｔ基板１加工用の第１のマスク材層３および
第２の３１をそれぞれ形成し、フォトリソグラフィ技術
により分離に必要な溝エッチ窓４を形成する。この場合
、第１のマスク材層３は例えば膜厚的５０００ＸのＳ
ｉＯｚ膜で形成し、一方第２のマスク材層３１は膜厚的
５００Ｘの５１０２膜、膜厚的１２００Ｘの５ｉａＮ４
膜および膜厚的５ｏｏｏＸｏｃ、ｖ、ｐ ５ｔｏｚ 膜
ｅ［ｔｆｍ Ｌ テ形成する複合マスク材層とする。次
にＫＯＨ水溶液およびアルコールの混合液からなるアル
カリエツチング液等でいわゆる異方性エツチングを行な
って同図（ｂ）に示すように基板１に分離溝５を形成す
る。次に第１のマスク材層３を除去する。このとき第２
のマスク材層３１のＣ，Ｖ、Ｄ ＳｉＯ２膜も併せて除
去される。次にウェット０２ガス中で約１１００℃、約
５時間の熱酸化を行なって第２のマスク材層３１を除く
部位に同図（ｅ）に示すように膜厚的１゜５ｐｍのＳ
ｉＯｚ膜からなる絶縁膜６を形成する。
方法の一例を示す要部断面工程図であシ、前述の図と同
一部分は同一符号を伺す０同図において、まず、同図（
ａ）に示すようにＳｔからなるｎ形基板１０表面にＡｓ
をドーズ量ｌＸ１０ Ｃｙａの割合でイオン注入してシ
ート抵抗５０ ＱＪ’ｇ３の埋込層２を形成した後、そ
の表面にＳｔ基板１加工用の第１のマスク材層３および
第２の３１をそれぞれ形成し、フォトリソグラフィ技術
により分離に必要な溝エッチ窓４を形成する。この場合
、第１のマスク材層３は例えば膜厚的５０００ＸのＳ
ｉＯｚ膜で形成し、一方第２のマスク材層３１は膜厚的
５００Ｘの５１０２膜、膜厚的１２００Ｘの５ｉａＮ４
膜および膜厚的５ｏｏｏＸｏｃ、ｖ、ｐ ５ｔｏｚ 膜
ｅ［ｔｆｍ Ｌ テ形成する複合マスク材層とする。次
にＫＯＨ水溶液およびアルコールの混合液からなるアル
カリエツチング液等でいわゆる異方性エツチングを行な
って同図（ｂ）に示すように基板１に分離溝５を形成す
る。次に第１のマスク材層３を除去する。このとき第２
のマスク材層３１のＣ，Ｖ、Ｄ ＳｉＯ２膜も併せて除
去される。次にウェット０２ガス中で約１１００℃、約
５時間の熱酸化を行なって第２のマスク材層３１を除く
部位に同図（ｅ）に示すように膜厚的１゜５ｐｍのＳ
ｉＯｚ膜からなる絶縁膜６を形成する。
この場合、同図（ｂ）で示す第２のマスク材層３１で覆
われた埋込層２の表面には５ｉｓＮ４膜が形成されてお
り、このＳｉ３Ｎ４膜が耐酸化性であるため、前述した
５１０２膜からなる絶縁膜６は形成されない０次にこの
基板１を熱リン酸液中に浸漬して第２のマスク材層３１
の５１３Ｎ４膜をエツチング除去し、引き続き希弗酸中
でエツチングを行なって前述した膜厚的１５ μｎｔの
５ｉＯｚ膜からなる絶縁膜６を薄くすることなく、第２
のマスク材層３１の膜厚的５０ＯＡの５ｉＯｚ膜を除去
する。ここで、発明者らの実験によれば、４ｗｔ％のＨ
Ｆ水溶液で約８分エツチングすれば、第２のマスク材層
３１の残存５ｉｏ２膜が除去されて埋込層２を露出させ
ることができた。この場合、絶縁膜６の膜厚は約１゜４
μｎｔであった。引き続き、この絶縁膜６および露出し
た埋込層２上にｓｉを約５００μ２１２の厚さに堆積し
て支持基板材Ｔを形成する。この場合、絶縁膜６が形成
されない埋込層２上には単結晶層７１が、絶縁膜６が形
成された面には多結晶層７２がそれぞれ形成される。こ
の過程は極めて高い温度と長い時間を必要とするため、
埋込層２の不純物が単結晶層７１内に拡散してくること
になるが、これは後述するように本発明の効果を増進さ
せるものであシ、何ら不都合を生じないことに注意すべ
きである。また、厚さ約５９Ｑｐｍの支持基板材Ｔの一
部は後述するように素子の電流通路として使用されるた
め、不純物の添加を行なって抵抗値を下げるだめの効果
的な手段である。次に同図（ｄ）に示すように基板１の
背面を研磨あるいはエツチング等により基板１の除去を
行なって絶縁膜６を露出させる。これによって基板１の
一部であった半導体領域が絶縁膜６で囲まれた島８，８
′が形成され、これらの島８，８′は相互に絶縁分離さ
れることになる。この場合、前述した第２のマスク材層
３１が形成された領域には絶縁膜６の底的に接続される
コレクタ補償領域１１′が形成されることになる。次に
同図（ｅ）に示すようにこの島８゜８′の中に不純物添
加を行なってペースおよびエミッタの各コンタクト補償
領域９および１０をそれぞれ形成するとともに１１表面
保護膜１２を形成する０この場合、必要に応じてコンタ
クト窓１４を窓開する。
われた埋込層２の表面には５ｉｓＮ４膜が形成されてお
り、このＳｉ３Ｎ４膜が耐酸化性であるため、前述した
５１０２膜からなる絶縁膜６は形成されない０次にこの
基板１を熱リン酸液中に浸漬して第２のマスク材層３１
の５１３Ｎ４膜をエツチング除去し、引き続き希弗酸中
でエツチングを行なって前述した膜厚的１５ μｎｔの
５ｉＯｚ膜からなる絶縁膜６を薄くすることなく、第２
のマスク材層３１の膜厚的５０ＯＡの５ｉＯｚ膜を除去
する。ここで、発明者らの実験によれば、４ｗｔ％のＨ
Ｆ水溶液で約８分エツチングすれば、第２のマスク材層
３１の残存５ｉｏ２膜が除去されて埋込層２を露出させ
ることができた。この場合、絶縁膜６の膜厚は約１゜４
μｎｔであった。引き続き、この絶縁膜６および露出し
た埋込層２上にｓｉを約５００μ２１２の厚さに堆積し
て支持基板材Ｔを形成する。この場合、絶縁膜６が形成
されない埋込層２上には単結晶層７１が、絶縁膜６が形
成された面には多結晶層７２がそれぞれ形成される。こ
の過程は極めて高い温度と長い時間を必要とするため、
埋込層２の不純物が単結晶層７１内に拡散してくること
になるが、これは後述するように本発明の効果を増進さ
せるものであシ、何ら不都合を生じないことに注意すべ
きである。また、厚さ約５９Ｑｐｍの支持基板材Ｔの一
部は後述するように素子の電流通路として使用されるた
め、不純物の添加を行なって抵抗値を下げるだめの効果
的な手段である。次に同図（ｄ）に示すように基板１の
背面を研磨あるいはエツチング等により基板１の除去を
行なって絶縁膜６を露出させる。これによって基板１の
一部であった半導体領域が絶縁膜６で囲まれた島８，８
′が形成され、これらの島８，８′は相互に絶縁分離さ
れることになる。この場合、前述した第２のマスク材層
３１が形成された領域には絶縁膜６の底的に接続される
コレクタ補償領域１１′が形成されることになる。次に
同図（ｅ）に示すようにこの島８゜８′の中に不純物添
加を行なってペースおよびエミッタの各コンタクト補償
領域９および１０をそれぞれ形成するとともに１１表面
保護膜１２を形成する０この場合、必要に応じてコンタ
クト窓１４を窓開する。
第４図は前述した工程を経た後、第１の主面１９および
第２の主面２０上に電極配線１３を形成し、コレクタの
コンタクト補償領域１１′上に電極１３′を形成すると
ともに、抵抗１５．大電力トランジスタ１６．トランジ
スタ１７．およびダイオード１８をそれぞれ形成して集
積回路装置とした断面構造を示したものである。この場
合、これらの素子は同一基板上に複数個製作される。
第２の主面２０上に電極配線１３を形成し、コレクタの
コンタクト補償領域１１′上に電極１３′を形成すると
ともに、抵抗１５．大電力トランジスタ１６．トランジ
スタ１７．およびダイオード１８をそれぞれ形成して集
積回路装置とした断面構造を示したものである。この場
合、これらの素子は同一基板上に複数個製作される。
このような構成によれば、大電力トランジスタ１６は、
大電流の入出力側となる電極１３′を第１の主面１９と
は異なる第２の主面２０側に配設することが可能となる
ので、大電力トランジスタ１６は大面積を必要とする電
極配線の占有面積を半減させることが可能となる。また
、第２の主面２０を集積回路装置のいわゆる実装パッケ
ージに接着するに肖ってこの部分を熱伝導率の良好な金
ｎと接触させることが可能とな如、大幅な放熱効果の改
善が実現できる。さらに従来構造においては、大電力ト
ランジスタ１６の底面は熱伝導率の低い絶縁膜６で覆わ
れていたが、前述した実施例の構成によれば、この絶縁
膜６がなく、基板１と同一材質となるため、これによる
熱放散の改咎も併せて達成することができる。ちなみに
絶縁膜６を５ｌｏ２．基板１をＳｌとした場合、その熱
伝導率の比は、Ｑｓｔ／ Ｑｓｉｏｚ ＝ （１，５Ｗ
／ｅｍ−ｄｅｇ）／（０，０１４Ｗ／傭・ｄｅｇ ）で
あり、その効果は極めて大きなものとなる。
大電流の入出力側となる電極１３′を第１の主面１９と
は異なる第２の主面２０側に配設することが可能となる
ので、大電力トランジスタ１６は大面積を必要とする電
極配線の占有面積を半減させることが可能となる。また
、第２の主面２０を集積回路装置のいわゆる実装パッケ
ージに接着するに肖ってこの部分を熱伝導率の良好な金
ｎと接触させることが可能とな如、大幅な放熱効果の改
善が実現できる。さらに従来構造においては、大電力ト
ランジスタ１６の底面は熱伝導率の低い絶縁膜６で覆わ
れていたが、前述した実施例の構成によれば、この絶縁
膜６がなく、基板１と同一材質となるため、これによる
熱放散の改咎も併せて達成することができる。ちなみに
絶縁膜６を５ｌｏ２．基板１をＳｌとした場合、その熱
伝導率の比は、Ｑｓｔ／ Ｑｓｉｏｚ ＝ （１，５Ｗ
／ｅｍ−ｄｅｇ）／（０，０１４Ｗ／傭・ｄｅｇ ）で
あり、その効果は極めて大きなものとなる。
なお、前述した第２の主面２０側に形成された支持基板
材Ｔは、第３図（４りの工程では約５００ Ｐｍ程度の
厚さとしたが、集積回路装置とした後、いわゆる実装パ
ッケージに搭載する直前には約５０μｍ程度の厚さまで
研削されるが、この支持基板材１の厚みによる放熱効果
の低減は全く考慮する必要がない。また、第３図（ａ）
の工程で形成されるｎ＋埋込Ｎ２は支持基板材１の形成
およびその後の熱処理等によって数１ Ｏｐｅｎ程度の
広が９を生ずるため、コレクタ補償領域１１′は第２の
主面２０（Ｉｌｌｌまでｎ 埋込Ｎ２とすることができ
、大電力トランジスタ１６の寄生直列抵抗の増大も全く
ない。
材Ｔは、第３図（４りの工程では約５００ Ｐｍ程度の
厚さとしたが、集積回路装置とした後、いわゆる実装パ
ッケージに搭載する直前には約５０μｍ程度の厚さまで
研削されるが、この支持基板材１の厚みによる放熱効果
の低減は全く考慮する必要がない。また、第３図（ａ）
の工程で形成されるｎ＋埋込Ｎ２は支持基板材１の形成
およびその後の熱処理等によって数１ Ｏｐｅｎ程度の
広が９を生ずるため、コレクタ補償領域１１′は第２の
主面２０（Ｉｌｌｌまでｎ 埋込Ｎ２とすることができ
、大電力トランジスタ１６の寄生直列抵抗の増大も全く
ない。
まだ、前述した実施例において、ｓｉ基板１加工用複合
マスク材層３１は、Ｓｉ基板１上のｎ＋埋込層２側から
膜層約５０ＯＡの５ｉＯｚ膜、膜厚的１２０ＯＡのＳｉ
３Ｎ４膜および膜厚的５００ＯＡのＣ，Ｖ、Ｄ Ｓｉｎ
；膜を順次積層形成する複合層とした場合について説明
したが、本発明は他のマスク羽層３と選択的に加工が可
能な材質の膜であれば特に限定されるものではない。
マスク材層３１は、Ｓｉ基板１上のｎ＋埋込層２側から
膜層約５０ＯＡの５ｉＯｚ膜、膜厚的１２０ＯＡのＳｉ
３Ｎ４膜および膜厚的５００ＯＡのＣ，Ｖ、Ｄ Ｓｉｎ
；膜を順次積層形成する複合層とした場合について説明
したが、本発明は他のマスク羽層３と選択的に加工が可
能な材質の膜であれば特に限定されるものではない。
また、前述した実施例においてはコレクタのコンタクト
補償領域１１′上に形成される電極１３′は金属層を堆
積加工した場合について説明したが、Ａｕ−８ｉ の共
晶層を用いることも可能であることは勿論である。また
、この電極１３′は、コンタクト補償領域１１上が主な
熱および信号の通路となるので、コンタクト補償領域１
１上近傍に限定し、他の領域は実装上の余地として保留
させても良いＯまた、前述した実施例においては、本発
明を大電力、高電圧用のトランジスタに適用した場合に
ついて説明したが、ＰＮＰＮ素子、接合電界効果トラン
ジスタあるいは静電銹導トランジスタなどに適用できる
ことは言うまでもない０ 〔発明の効果〕 以上説明したように本発明によれば、電極配線面積の低
減による素子占有面積の低減および熱放散の向上による
素子の制御電流、電圧の増大が可能となるので、この種
の半導体装置の大電力および高電圧の信号を取）扱い得
る高面１圧化が可能となシ、性能を大幅に向上させるこ
とができる。特に従来、熱放散が悪く、バイポーラトラ
ンジスタのいわゆる熱暴走によって動作可能な周囲温度
あるいは制御可能な電力、電圧の上限が抑えられていた
この種の半導体装置の特性を著しく改善するとＪ−充′
１′Ｉ各スジｂら響めイ優れた勿Ｉ要カく得られる。
補償領域１１′上に形成される電極１３′は金属層を堆
積加工した場合について説明したが、Ａｕ−８ｉ の共
晶層を用いることも可能であることは勿論である。また
、この電極１３′は、コンタクト補償領域１１上が主な
熱および信号の通路となるので、コンタクト補償領域１
１上近傍に限定し、他の領域は実装上の余地として保留
させても良いＯまた、前述した実施例においては、本発
明を大電力、高電圧用のトランジスタに適用した場合に
ついて説明したが、ＰＮＰＮ素子、接合電界効果トラン
ジスタあるいは静電銹導トランジスタなどに適用できる
ことは言うまでもない０ 〔発明の効果〕 以上説明したように本発明によれば、電極配線面積の低
減による素子占有面積の低減および熱放散の向上による
素子の制御電流、電圧の増大が可能となるので、この種
の半導体装置の大電力および高電圧の信号を取）扱い得
る高面１圧化が可能となシ、性能を大幅に向上させるこ
とができる。特に従来、熱放散が悪く、バイポーラトラ
ンジスタのいわゆる熱暴走によって動作可能な周囲温度
あるいは制御可能な電力、電圧の上限が抑えられていた
この種の半導体装置の特性を著しく改善するとＪ−充′
１′Ｉ各スジｂら響めイ優れた勿Ｉ要カく得られる。
第１図（ａ）〜（ｅ）および第２図は従来の半導体装置
の製造方法の一例を示す要部断面構成図、第３図（＆）
〜（−３および第４図は本発明に係わる半導体装置の製
造方法の一例を示す要部断面ｔＲ構成図ある。 １・書・・半導体基板、２・＠ｅ＠埋込層、３＠−１拳
マスク材層、３１・φ・・複合マスク材層、４・・や−
解エッチ窓、５・・−・分離溝、６慟＠−・絶縁膜、７
・・・拳支持基板材、１１＠囃・９単結晶層、７２＠・
・・多結晶層、８゜１３ ’１１ ＠・争島、９・Φ・
拳ベースコンタクト補イ賞領域、１０−・・・エミッタ
ネｔＲ（Ｐ領域、１１′φ・・・コレクタ補４）’を領
域、１２・・・・表面保護絶縁膜、１３＠・′・・電極
配線、１３′・・・・電極、１４−−−−コンタクト窓
、１５・・・・抵抗、１６・鳴拳・大電力トランジスタ
、１７−・・参トランジスタ、１ＢＩＩ・・・ダイオー
ド、１９・・Φ・＠１の主面、２０・・＃＠第２の主面
。 特許出願人 日本電信電話公社 代理人 山 川 政 樹
の製造方法の一例を示す要部断面構成図、第３図（＆）
〜（−３および第４図は本発明に係わる半導体装置の製
造方法の一例を示す要部断面ｔＲ構成図ある。 １・書・・半導体基板、２・＠ｅ＠埋込層、３＠−１拳
マスク材層、３１・φ・・複合マスク材層、４・・や−
解エッチ窓、５・・−・分離溝、６慟＠−・絶縁膜、７
・・・拳支持基板材、１１＠囃・９単結晶層、７２＠・
・・多結晶層、８゜１３ ’１１ ＠・争島、９・Φ・
拳ベースコンタクト補イ賞領域、１０−・・・エミッタ
ネｔＲ（Ｐ領域、１１′φ・・・コレクタ補４）’を領
域、１２・・・・表面保護絶縁膜、１３＠・′・・電極
配線、１３′・・・・電極、１４−−−−コンタクト窓
、１５・・・・抵抗、１６・鳴拳・大電力トランジスタ
、１７−・・参トランジスタ、１ＢＩＩ・・・ダイオー
ド、１９・・Φ・＠１の主面、２０・・＃＠第２の主面
。 特許出願人 日本電信電話公社 代理人 山 川 政 樹
Claims (2)
- （１）支持基板中に絶縁膜を介して絶縁分離して形成さ
れた複数の第１の島と、前記複数の第１の島の少なくと
も一つの底面に絶縁膜を形成しない第２の島と、前記第
１．第２の島の中に形成された半導体素子と、前記第１
．第２の島の第１の主面上に形成されかつ前記素子を相
互に電気的に接続する電極配線と、前記第２の島の第２
の主面上に形成されかつ当該半導体素子への信号の入出
力を行なう電極とを具備してなる半導体装置。 - （２）半導体基板の第１の主面側に同−導電形高不純物
領域を選択的に形成する工程と、前記半導体基板の第１
の主面側を部分的に除去し該半導体基板の一部を選択的
に残存させる工程と、前記残存領域の少なくとも一つが
第２の主面と対向する面の少なくとも一部に絶縁膜を形
成させず他の面および他の残存領域に絶縁膜を形成する
工程と、前記第２の主面側から支持基板材を堆積して形
成する工程と、前記第１の主面側から少なくとも前記絶
縁膜が露出するまで半導体基板を除去して前記残存領域
を相互に絶縁分離させた島を形成する工程と、前記島の
中に半導体素子を形成する工程と、前記島の第１の主面
上に前記各半導体素子を電気的に接続する電極配線を形
成するとともに前記絶縁膜のない島の第２の主面上に信
号を入出力させる電極を形成する工程とを少なくとも含
むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58188711A JPS6080243A (ja) | 1983-10-08 | 1983-10-08 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58188711A JPS6080243A (ja) | 1983-10-08 | 1983-10-08 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6080243A true JPS6080243A (ja) | 1985-05-08 |
Family
ID=16228453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58188711A Pending JPS6080243A (ja) | 1983-10-08 | 1983-10-08 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6080243A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62256452A (ja) * | 1986-04-28 | 1987-11-09 | Nec Corp | 半導体集積回路用基板の製造方法 |
| JPS644058A (en) * | 1987-06-26 | 1989-01-09 | Hitachi Ltd | Semiconductor integrated circuit device |
| JPH0287548A (ja) * | 1988-09-24 | 1990-03-28 | Matsushita Electric Works Ltd | 絶縁層分離基板の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5563840A (en) * | 1978-11-08 | 1980-05-14 | Hitachi Ltd | Semiconductor integrated device |
| JPS5969944A (ja) * | 1982-10-14 | 1984-04-20 | Sanken Electric Co Ltd | 底面絶縁体分離集積回路の製造方法 |
-
1983
- 1983-10-08 JP JP58188711A patent/JPS6080243A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5563840A (en) * | 1978-11-08 | 1980-05-14 | Hitachi Ltd | Semiconductor integrated device |
| JPS5969944A (ja) * | 1982-10-14 | 1984-04-20 | Sanken Electric Co Ltd | 底面絶縁体分離集積回路の製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62256452A (ja) * | 1986-04-28 | 1987-11-09 | Nec Corp | 半導体集積回路用基板の製造方法 |
| JPS644058A (en) * | 1987-06-26 | 1989-01-09 | Hitachi Ltd | Semiconductor integrated circuit device |
| JPH0287548A (ja) * | 1988-09-24 | 1990-03-28 | Matsushita Electric Works Ltd | 絶縁層分離基板の製造方法 |
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