JPS5851451B2 - ロンリジツコウソウチ - Google Patents

ロンリジツコウソウチ

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JPS5851451B2
JPS5851451B2 JP50147531A JP14753175A JPS5851451B2 JP S5851451 B2 JPS5851451 B2 JP S5851451B2 JP 50147531 A JP50147531 A JP 50147531A JP 14753175 A JP14753175 A JP 14753175A JP S5851451 B2 JPS5851451 B2 JP S5851451B2
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    • H03—ELECTRONIC CIRCUITRY
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    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
    • H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
    • H03K19/17716—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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  • Design And Manufacture Of Integrated Circuits (AREA)

Description

【発明の詳細な説明】 本発明は論理機能を遂行する為の論理アレイ装置に関し
、更に詳細には、アレイの大きさを増大することなくア
レイ内で実行される論理機能の数をふやす事に関する。
交差している入出力線の格子の入力線及び出力線の唯一
の交点に夫々置かれた同一の回路素子のマトリックスに
よる論理の実行はよく知られている。
論理マトリックス若しくはアレイを利用することにより
生じた論理回路レイアウトの標準化は、論理を実行する
回路を含むモノリシックチップの設計及び製造の単−化
及び促進ｌこつながる事も周知である。
しかし、現時点では論理アレイの利用は限定されている
。
この利用が限定される事の主な原因は、論理機能の実行
の際に利用されるアレイ内の交点が全体のわずか数パー
セントであることにある。
利用される交点の割合がこの様な値では、アレイを製造
されたモノリシック・チップの表面領域が効率良く利用
されないことになる。
従つて、多くの応用例の場合、論理アレイの設計及び製
造における効率の良さはチップ領域の非効率的な利用の
ために経済的には減殺されてしまい、論理アレイよりも
規則性が少ないがモノリシック・チップの所与の領域で
より多くの論理機能を遂行するような慣用化されたレイ
アウトで論理チップを設計し製造することに時間と労力
を費やした方がまだ経済的である。
論理アレイのわずかな部分しか論理回路に利用できない
のは、アレイの規則性の結果である。
入力線及び出力線が一旦酸る特定の論理機能を実行する
様に配線されれば、それらの入出力線は、論理を乱さな
ければ、他の関連されない論理機能を実行するのには使
用できない。
従って、アレイの大部分の領域は使用可能な回路を持た
ない、入出力線の交差点を含んでいる。
論理アレイ・チップで実行される論理の数を増加する為
数多くの方法が考えられた。
その様な方法の１つは、数多くの論理機能が単一のアレ
イに於て能率良く実行される様に、入力変数を単一アレ
イの入力線に送る為の複数個のデコーダを使用すること
である。
実行される論理の数を増加させる為に考えられたもう１
つの方法は、プログラム可能なアレイ論理チップ（ＰＬ
Ａ）と呼ばれるアレイの複合構成を使用するものである
。
これらの方法においては、論理機能を実行するのに必要
なアレイの交点の数を増やすことなく実行可能な論理機
能の数を増やすために、積項発生器（ｐｒｏｄｕｃｔ
ｔｅｒｍｇｅｎｅｒａｔｏｒ）と呼ばれる第１のアレ
イ（即ちＡＮＤアレイ）の出力を積項和発生器（ｓｕｍ
ｏｆ ａ ｐｒｏｄｕｃｔ ｔｅｒｍ ｇｅｎｅ
ｒａｔｏｒ）と呼ばれる第２のアレイ（即ちＯＲアレイ
）に送るように構成されている。
これらの先行技術は、１つのアレイ論理チップに設置さ
れ得る有効に用いられる論理回路の数を増すが、上述の
入力線及び出力線の使用されない部分の問題を解決して
はいなかった。
本発明によれば、入出力線の使用されない領域のサイズ
が減少される。
これは、入力変数を入力線の両端に送る事により達成さ
れる。
入力変数が入力線の両端に送られる場合、一方の端部に
送られる入力変数に関して実行される論理機能と他の端
部に送られる入力変数に関して遂行される論理機能とを
分離する様に入力線がセグメントに分割される。
この構成によれば、成る特定の数の入力変数について論
理を実行するのに必要とされる出力線の長さが半分にな
る。
本発明の良好な実施例では、ＰＬＡのＡＮＤアレイを２
つに分割し、ＰＬＡのＯＲアレイの両側にその２つに分
割されたＡＮＤアレイを配列する事によって、出力線の
長さの減少が組合わせの形で達成されている。
ＯＲアレイはその入力線の両端に、２つに分割されたＡ
ＮＤアレイからの出力を受ける。
ＡＮＤアレイ及びＯＲアレイの両方の入力線は同一線上
で実行される種々の論理機能を分離する為に前述のよう
にセグメントに分割される。
従って、本発明の目的は、所与の寸法の１つの論理アレ
イ回路チップで実行され得る論理の数を増加させること
である。
本発明の他の目的は、論理機能の実行に使用されないア
レイ領域を減少させることである。
本発明の更に他の目的は、種々の論理機能を実行する用
途に一層の適応性を有するアレイ論理を提供するにある
。
第１図を参照するに、２個のＡＮＤアレイ１０及び１２
がＯＲアレイ１４の両側に設けられている。
ＡＮＤアレイ１０及び１２の夫々は、これらＡＮＤアレ
イの両側に置かれた複数個の２ビット人カデコーダ１６
に接続されている。
これらのデコーダ１６は、２個の入力変数について４個
の出力の組合せを生じる。
デコーダ１６は入力線１８に入力変数を受けとり、そし
て２個の入力変数による４個の出力の組合せのうちの１
出力を質問のために、ＡＮＤアレイ１０及び１２の夫々
の入力線２０に送る。
夫々の入力線２０は２つの異なるデコーダ１６に接続さ
れているから、２個の入力変数の２つの異なる組合せを
受取ることができる。
入力線２０とともに格子を形成する複数個の平行な出力
線２２が入力線２０に関して直交して配列される。
入力線２０及び出力線２２の交点には入力線２０に与え
られるデータによる質問に基づいて論理機能、この例で
はＡＮＤ動作を行い、その結果を出力線２２に発生する
論理実行装置２４が配置される。
ＡＮＤアレイ１０及び１２の出力線２２は、この２つの
ＡＮＤアレイの間に置かれたＯＲアレイ１４を質問する
ためにＯＲアレイ１４の入力線２６に接続される。
入力線２６はＯＲアレイ１４の出力線２８と交差してい
る。
これらの入力線２６と出力線２８の交点には、ＡＮＤア
レイから受ける信号による質問に基づいてＯＲ機能を実
行し、その結果を出力線２８に与える論理実行装置２９
が配置されている。
出力線２８は、セット及びリセット入力を複数個のＪＫ
ラッチ３０に供給する。
この複数個のＪＫラッチ３０は、データがＯＲアレイ１
４から夫々のＪＫラッチ３０に入力されるばかりでなく
、任意の外部源からの線３２にも与えられ且つ成るラッ
チから他のラッチにシフトされる様に、シフト・レジス
タ形式で接続されている。
明らかな如く、２ビツト・デコーダ１６、ＡＮＤアレイ
１０及び１２、ＯＲアレイ１４、並びにＪＫラッチ３０
に於ては、２ビツト・デコーダ１６に対する入力に基づ
いて論理機能が実行される。
デコーダ１６ａに対する任意の２つの入力Ａ及びＢによ
りＡＮＤアレイ１０及び１２に於て実行される種々の論
理機能は第２図の表に示される。
この表の列の夫々はデコーダ１６ａの出力に接続された
４つの入力線２０の１つを示す。
この表の列のヘッディングは、その列により表わされ入
力線２０に質問信号を与える際に入力Ａ及びＢに関して
デコーダ１６ａにより実行される関数の表示である。
表の行はアレイの出力線を表わす。夫々の行の表示はそ
の行に２進１と記入されたデコーダの出力が論理実行要
素２４を伴う出力線２２と入力線２０を互いに接続する
ことによりＡＮＤ演算される場合、その行により表わさ
れる出力線２２に現われる論理機能を示す。
この様にアレイ及び２ビツト・デコーダを用いて論理動
作を行うことはよく知られており、例えば米国特許３７
６１９０２号に示されている。
本発明によれば、アレイ論理チップ上に配列される論理
機能は先行技術に於てなしうるよりもより密に配列され
る。
これは同一線への異なる入力により実行される機能を分
離する様にＡＮＤアレイ及びＯＲアレイの入力線２０及
び２６をセグメントに分割する事及びＡＮＤアレイ１０
及び１２の両側にデコーダ１６を配置する事により達成
される。
第１図により明らかな如く、ＡＮＤアレイ１０の第１列
に於て実行される機能はＡＮＤアレイ１０の左上側のデ
コーダ１６ａから入ってくる２つの信号の排他的論理和
機能である。
この信号がＪＫクラッチ０ａのセット及びリセット入力
に送られ、ＪＫクラッチラッチ動作を防止し、その結果
非ラツチの出力信号を与える。
左右両側のデコーダ１６からの出力信号を受けるこのＡ
ＮＤアレイ１０ζこ於て多くの他の機能が実行される。
デコーダ１６からの出力信号が同一の入力線を含む場合
、それらは破断部によりその右側で遂行される機能と左
側で遂行される機能とに分離される。
破断部を通る破線３６はアレイが左側のデコーダ１６に
対する入力変数を伴う機能を遂行する部分と、右側のデ
コーダ１６に対する入力変数を伴う機能を遂行する部分
に分離されることを示す。
同様に下部のＡＮＤアレイ１２も破断部を通過する破線
３６１こ上り分離される。
しかしながら入力線２０が常に破断されているとは限ら
ない点に注目されたい。
入力線２０が左側若しくは右側のどちらか一方のデコー
ダ１６の入力により機能を実行する為に存在する場合、
それらは入力線２０ａ及び２０ｂの様に、破断されるこ
となくアレイの端部まで完全に横切って延びている。
時には、同一の入力線２０ｃの両端に送られる関数をＡ
ＮＤすることが要求されることがある。
これはＡＮＤアレイ１０及び１２の夫々の端に於ける端
子箱３１において論理実行装置２４により入力線２０ｃ
に接続された出力線２２ａと２２ｂとの間に接続体３４
を設けることにより達成される。
ＡＮＤアレイと同様、ＯＲアレイの入力線２６も破断さ
れ、上部ＡＮＤアレイ１０から受ける入力変数により実
行される機能と下部ＡＮＤアレイ１２から受ける入力変
数により実行される機能とを分離する。
破線３８はＯＲアレイを貫いており、ＯＲアレイの面積
が上部ＡＮＤアレイ１０からの入力に基づいて実行され
る論理機能と、下部ＡＮＤアレイ１２からの入力に基づ
いて実行される論理機能とに応じて、ＯＲアレイ１４の
領域がいかに分割されるかを示している。
線２８ａが上部ＡＮＤアレイ１０及び下部ＡＮＤアレイ
１２の両方に与えられた入力変数による論理機能を実行
する様にＯＲアレイ１４の全体に渡り延びている点が注
目される。
これは、いくつかのケースに於て必要となり得る。
破線３６及び３８を調べる事により、このアレイの利用
度はすべての入力がアレイの一方の側に存在する場合よ
りも高い事がわかる。
総ての入力がアレイの一方の側に存在する場合、入力線
２０は重複利用されない。
即ち、１組の入力変数を含む機能を実行する為に用いら
れない入力線の部分は、他の組の入力変数を含む機能を
実行する為には用いられない。
また、デコーダが全て入力線の一方の側に置かれ、２つ
のＡＮＤアレイが互いに加えられた場合、出力線の長さ
はかなり延長されなければならないし、それら出力線の
大部分が利用されないことになる。
例えば、２つのＡＮＤアレイ１０及び１２のデコーダ１
６の１２個総てが単一のアレイの一方の側に置かれた場
合、第１のデコーダ１６ａζこ対する入力Ａ及びＢの排
他的論理和を実行する線に含まれる出力線２２ｄの長さ
は４倍になり、従って配列されたチップの利用されない
領域は第１図ζこ示された装置の４倍になる。
また、ＯＲアレイ１４の分割は、チップ上の利用されな
い領域の総面積を減少する。
本発明によるアレイ・サイズの縮少は以下のように解析
される。
Ｘ個の入力とＹ個の出力とＮ個の積項を有したＰＬＡが
要求されていると仮定する。
下表は先行技術及び本発明の夫々で必要になるアレイ寸
法を比較したものである。
合計 ３ ０Ｒアレイの出力線２８が総ての積項と交差する必要が
ない場合、更に改善され得る。
例えば、もし、第１図に示された水平方向の出力線２８
がＯＲアレイ１４の中間点で終端され且つＯＲアレイ１
４の両側に出力されるならば、アレイのサイズは下表の
如くになる。
この解析の結果は、本発明によれば、入出力比１の場合
は３から４の間の改善率が得られることを示している。
ＯＲアレイ１４の完全な分割は問題を生じ得るが、１個
の出力線が（図示の如く）完全にアレイを貫＝ｘ個の出
力線が中間点で終端するようにＯＲアレイを分割するこ
とは論理機能の設定を行う上で困難を生じないと考えら
れる。
第３図及び第４図は、特定の回路機能を奏するように行
われるゲート及び金属の個性化又は機能化を用いてＦＥ
Ｔ技法によりＡＮＤアレイ１０及び１２がどのようＯこ
製造されるかを示している。
数多くの拡散条線４０及び４２がアレイの為の基板４４
内に形成される。
これらの拡散条線４０及び４２はアレイの論理実行要素
２４であるＦＢＴの為のソース及びシンク拡散領域であ
る。
更に、拡散条線４０はアレイの出力線２２でもある。
アレイの入力線２０は入力線を減結合する薄い酸化物層
４８及び厚い酸化物層５０の表面上で拡散条線４０及び
４２に対して直角に配列された金属条線４６である。
論理機能が交点に於て実行される場合は常に、ゲート金
属物５２が薄い金属酸化物層４８上に、そして１組の拡
散条線４０及び４２を覆って設けられる。
特定の入力線及び出力線の交点に於て実行されるべき論
理機能が無い場合、拡散条線４０及び４２の間にこの様
なゲート金層物５２は設けられない。
第３図及び第４図から明らかな様に、破断部５４は、金
属条線４６の一方の側で実行される機能と、条線の他方
の側で実行される機能とを分離している。
かくて総てのチップの製造工程はゲートの布設及び金属
化の工程の前までは同一である。
次いで要求された論理を交点に於て実行する為にチップ
の機能化が行われる。
論理機能が入力線の両端部で達成される場合、入力線に
破断部が設けられる。
完成されたチップにおいては、夫々の金属条線４６がＦ
ＥＴ論理回路に対する入力になり、ゲート金属領域５２
は、拡散条線４０により成る正電位十■に接続されたソ
ース及び拡散条線４２Ｇこよりアースに接続されたシン
クを有するＦＥＴのゲートになる。
信号がデコーダ１６から金属条線４６に受けられた場合
、その信号は、拡散条線４０即ち出力線２２の電位を＋
Ｖからアース電位へ変化させるようにアースへの通路を
形成するため、夫々の関連するＦＥＴを導電状態にバイ
アスする。
デコーダの出力はデコーダの入力の否定であるので、論
理ＡＮＤ機能がアレイ１０及び１２に於てデコーダの出
力により実行される。
ＯＲアレイ１４は、金属条線が垂直方向に且つ拡散条線
が水平方向に配列されている点を除き、ＡＮＤアレイと
まったく等しい。
更（こＡＮＤアレイの出力はデコーダの入力に関して肯
定であるので、ＡＮＤアレイの出力に基づいてＯＲアレ
イの論理実行装置２９によりＮＯＲ機能が実行される。
ＯＲアレイの出力は、ＯＲ機能がＯＲアレイ及びラッチ
に於てＡＮＤアレイの出力により実行される様にＪＫラ
ッチ３０に於て反転される。
ラッチの出力はＡＮＤアレイの拡散条線４０が電位を帯
びている間ゲートされる。
ＡＮＤアレイに於ける拡散条線と異なりＯＲアレイに於
ける拡散条線４０は連続して電位を帯びている。
ＡＮＤアレイとＯＲアレイの間の接続を形成する為、Ｏ
Ｒアレイに於ける金属条線４６の１つは第５図に示され
るように酸化層４８及び５０を通る金属化された貫通孔
４ＴζこよりＡＮＤアレイに於ける拡散条線４０の１つ
と接続される。
ケート−金属機能化は成るケースについては望ましいこ
とであるが、純粋Ｉこ金属の機能化工程により論理が変
更され得る回路配列を持つことが望ましい他のケースも
ある。
その様な配列は第６図に示されている。
第６図の実施例中入力線２０及び出力線２２の交点には
論理を実行する論理実行装置２４（ＦＥＴ２４）が配置
されている。
ＦＥＴが論理を実行するか否かはそのゲートがどの様に
接続されているかに依存している、ＦＥＴ２４が論理を
実行するために利用されない場合、ＦＥＴをオフ状態に
バイアスする為そのゲートはアース接続される。
ＦＥＴ２４が論理を実行する為に用いられる場合、ＦＥ
Ｔ２４が入力線２０に印加されるパルスにより導通若し
くは非導通状態にされる様にそのゲートは入力線２０の
うちの１本に接続されている。
第７図及び第８図に示される様に、夫々のＦＥＴにはゲ
ート５２が設けられ、また金属接続部５８がゲート５２
から金属条線４６へ若しくは貫通接続部６０を経て拡散
条線４２へ、１つの処理段階で選択的に形成される。
本発明は上述した回路機能化技法のいずれか１つに限定
されるものではなく、数多くの技法に対しても同様に適
用されることは理解されよう。
特に、本発明は説明されたＦＥＴ技法に代わりバイポー
ラ技法に適用され得る。
アレイの入力への接続は、アレイに於て実行されるべき
機能に従ってなされる。
この目的を達成する為、第１図Ｏこおいて複数個の垂直
方向に延びているレール６２がアレイ１０，１２及び１
４の各側においてチップ上に形成される。
これらのレール６２に直交してデコーダ１６の入力に対
する接続線１８、ＪＫラッチ３０の出力に対する接続線
６７ａ及びオフ・チップ駆動装置６６に対する接続線６
８，６８ａが配列される第９図、１０図及び１１図に示
される様に、これらの接続線１８゜６８．６８ａ及び６
７ａは、チップの酸化層４８−５０の表面に設けられた
金層化パターンである。
レール６２は酸化物層４ Ｂ−５０の表面の金属部７０
とチップの基板４４に於ける拡散領域７２を交互に形成
することにより作られている。
これらは酸化層４８−５０を貫通する金属化された貫通
孔Ｔ４により接続されている。
拡散領域７２はオフ・チップ駆動装置、ラッチ、及びデ
コーダに対する線がレール６２の拡散領域７２の上を通
ってレール６２の金属化部分に接続する様にオフ・チッ
プ駆動装置６６デコーダ１６ＪＫラツチ３０に対向する
適切な位置に設けられる。
レール６２は金属部７０に於ける破断部７６によりセグ
メントに分割され、同一のレールの電気的に分離された
部分により同一のレールに含まれた２つ以上の異なる信
号を電気的に分離する。
例えば第１０図に於て、ＪＫラッチ３０ａがオフ・チッ
プ駆動装置６６ａ（こ接続される場合、金属線６７ａ及
び６８ａは夫々同一のレールの向かい合っている部分７
０ａ及び７０ｂに接続される。
金属線６７ａ及び６８ａは他のレール６２の拡散された
領域７２の上を通る。
従ってそれらは互いにレール６２を短絡しない。
更にＪＫクラッチ０ａとオフ・チップ駆動装置６６ａの
間の接続を含むレール６２ａの部分をレール６２ａの他
の部分から分離する為、レール６２ａの金属化されてい
る部分７０ａ及び７０ｂの両方は破断部１６を含み、そ
の結果レール６２ａの残りの部分は、例えば、ＪＫラッ
チ３０ｂとデコーダ１６ｂの入力との間の接続の様に、
アレイに対して他の信号を与える為に用いられ得る。
デコーダ１６に対する入力は肯定で、ＪＫクラッチ０の
出力も肯定であるので、ＪＫラッチ３０ｂの出力は、デ
コーダ１６ｂに直接戻るように接続でき、これによって
、ＪＫクラッチデコーダの間にオフ・チップを接続を用
いることなくアレイ１０．１２，１４及びＪＫクラッチ
０を用いて順次論理機能が実行され得る。
第１図に示されるように、数多くのパッド７４ａがチッ
プの上部及びチップの下部を横切って接続される。
これらのパッド７４ａはもっばらデコーダ１６の入力に
送られるチップに対する入力信号の為の入力パッドとし
て働く。
これらのパッド７４ａはチップ上で実行されなければな
らない機能により決定される金属化パターンに従ってレ
ール６２と接続される。
チップの側辺に沿って置かれたパッド７４ａは出カパツ
ド若しくは入力パッドのいずれかに用いられる。
出力パッドとして用いられる場合、それらは金属部７７
によりオフ・チップ駆動装置６６に接続される。
入力パッドとして用いられる場合、それらはレール６２
に直接、接続される。
以上、本発明の実施例の１つが説明された。
本発明によれば、アレイ論理チップの種々の素子に対す
る代替的な使用が可能である。
本発明に於ては、入出力線及び端子がその利用の際に矛
盾をきたさない限り二重に利用され、仮想記憶装置と同
様、実際の容量は極めて能率的に利用されるから、本発
明のアレイ論理チップは、実際よりも大きな記憶容量を
有している様にみかけ土兄られる仮想記憶装置と類似し
ている。
本発明の理解を容易にする為に、本発明書では、関連す
る回路の数及びサイズの限定されたＰＬＡが例示された
が、実際にはかなり大きなアレイが考えられ得る。
例えば、４８個の入力を有し、夫夫２４個のデコーダで
働く２個のＡＮＤアレイが考えられる。
同様に、１１２個の出力を５６個のＪＫクラッチ送るＯ
Ｒアレイがより実際的なＯＲアレイとして考えられる。
【図面の簡単な説明】
第１図は本発明を組み込んだプログラム化論理アレイ・
チップのレイアウトの概略図、第２図は第１図のプログ
ラム化論理アレイ・チップに於て任意の２つの入力変数
により実行され得る論理機能を示す表、第３図は第１図
のＡＮＤアレイのレイアウトをより詳細に示す部分的平
面図、第４図は第３図の線４−４に沿って得られた部分
断面図、第５図は第１図のレイアウトに従って構成され
たアレイ・モジュールに於ける貫通孔を通って得られる
断面図、第６図は第１図のＡＮＤアレイに対する代替レ
イアウトの配線図、第７図は第６図に示された回路に対
するレイアウトの平面図、第８図は第７図の線８−８に
沿って得られた部分断面図、第９図及び第１０図は第１
図に示されたレールシステムの更に詳細な平面図、第１
１図は第９図の線１ｉ−ｔｉに沿って得られる断面図で
ある。 第１図において、１０，１２・・・・・・ＡＮＤアレイ
、１４・・・・・・ＯＲアレイ、１６・・・・・・２ビ
ツト・デコーダ、３０・・・・・・ラッチ、６６・・・
・・・オフ・チップ駆動装置、１８・・・・・・２ビツ
トデコーダの入力に対する接続線、６７ａ・・・・・・
ラッチの出力に対する接続線、６８，６８ａ・・・・・
・オフ・チップ駆動装置に対する接続線、６７（７０及
び７２）・・・・・・レール、７６・・・・・・破断部
。

Claims (1)

    【特許請求の範囲】
  1. １ 互いに交差する複数の入力線及び複数の出力線によ
    って形成される交差位置マトリクスの選択された交差位
    置に、前記入力線に与えられる質問信号に応答して論理
    機能を行ないその応答を関連する出力線に与える論理素
    子を有する、半導体チップに形成された論理アレイ装置
    にして、２つの質問信号を同一の入力線に与えることが
    できるように前記同一の入力線の一方の端に結合された
    第１のデコーダ及び他方の端ｌこ結合された第２のデコ
    ーダを有し、所定の入力線は前記第１のデコーダからの
    質問信号に応答するための第１の論理素子及び前記第２
    のデコーダからの質問信号に応答するための第２の論理
    素子の両方を同一人力線上に有し、同一人力線上の前記
    第１及び第２の論理素子は前記第１の論理素子が前記第
    １のデコーダの側に、前記第２の論理素子が前記第２の
    デコーダの側に位置するように配置され、前記所定の入
    力線は同一人力線上の前記第１及び第２の論理素子を互
    いに分離するように夫々２つのセグメントに分割され、
    且つ上記出力線の少なくとも１つは異なる入力線上の前
    記第１及び第２の論理素子によって共有されていること
    を特徴とする論理アレイ装置。
JP50147531A 1974-12-30 1975-12-12 ロンリジツコウソウチ Expired JPS5851451B2 (ja)

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