JPS63108746A - プログラマブルロジツクアレイ - Google Patents
プログラマブルロジツクアレイInfo
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- JPS63108746A JPS63108746A JP61254984A JP25498486A JPS63108746A JP S63108746 A JPS63108746 A JP S63108746A JP 61254984 A JP61254984 A JP 61254984A JP 25498486 A JP25498486 A JP 25498486A JP S63108746 A JPS63108746 A JP S63108746A
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- Japan
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- signal lines
- programmable logic
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/1778—Structural details for adapting physical parameters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/1778—Structural details for adapting physical parameters
- H03K19/17796—Structural details for adapting physical parameters for physical disposition of blocks
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
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- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明はアンド−オアの２段の積和形式の論理関数をそ
のまま実現できるプログラマブルロジックアレイ（ＰＬ
Ａ）に係わり、特にマスクＰＬＡに関する。
のまま実現できるプログラマブルロジックアレイ（ＰＬ
Ａ）に係わり、特にマスクＰＬＡに関する。
［従来の技術］
多品種小量の論理回路の開発に対する有力な設計手段と
して、また大規模集積回路（以下、ＬＳＩという）を規
則的な構造を持つ素子により実現する手段としてＰＬＡ
がある。基本的なＰＬＡの構造例を第５図に示す。この
例は２人力（Ａ、 Ｂ）、４積項（ＴＩ、Ｔ２．Ｔ３．
Ｔ４）、２出力（Ｑｌ、Ｑ２）の構成であり、そのパタ
ーンを簡略表現で第６図に示している。第５図〜第６図
に示されているＰＬＡはアンドアレイ４９とオアアレイ
５０とて構成されており、アンドアレイ４９への入力信
号を入力変数としオアアレイ５０からの出力信号を出力
変数とする２段アンド−オア構成の任意の論理関数が表
現できるようになっている。
して、また大規模集積回路（以下、ＬＳＩという）を規
則的な構造を持つ素子により実現する手段としてＰＬＡ
がある。基本的なＰＬＡの構造例を第５図に示す。この
例は２人力（Ａ、 Ｂ）、４積項（ＴＩ、Ｔ２．Ｔ３．
Ｔ４）、２出力（Ｑｌ、Ｑ２）の構成であり、そのパタ
ーンを簡略表現で第６図に示している。第５図〜第６図
に示されているＰＬＡはアンドアレイ４９とオアアレイ
５０とて構成されており、アンドアレイ４９への入力信
号を入力変数としオアアレイ５０からの出力信号を出力
変数とする２段アンド−オア構成の任意の論理関数が表
現できるようになっている。
この例ではツアーノア方式であり、目的とする論理関数
はＭＯＳ）ランジスタの有無により得られ、各プレイの
交点のパターンのプログラムをＬＳＩ製造の配線工程で
行うマスクＰＬＡである。５１はアンドアレイの負荷ト
ランジスタ、５２はオアアレイの負荷トランジスタ、５
３．５４は人力バッファインバータである。結果として
、得られる論理関数はそれぞれ、 Ｑ１＝ （ＴＩ＋Ｔ２）（バー） ＝ （Ａ （バー）
・Ｂ（バー）＋Ａ−Ｂ）（バー） Ｑ２＝ （Ｔ２＋Ｔ３＋Ｔ４）（バー）＝（Ａ−Ｂ＋Ｂ
＋Ａ（バー））（バー） である。
はＭＯＳ）ランジスタの有無により得られ、各プレイの
交点のパターンのプログラムをＬＳＩ製造の配線工程で
行うマスクＰＬＡである。５１はアンドアレイの負荷ト
ランジスタ、５２はオアアレイの負荷トランジスタ、５
３．５４は人力バッファインバータである。結果として
、得られる論理関数はそれぞれ、 Ｑ１＝ （ＴＩ＋Ｔ２）（バー） ＝ （Ａ （バー）
・Ｂ（バー）＋Ａ−Ｂ）（バー） Ｑ２＝ （Ｔ２＋Ｔ３＋Ｔ４）（バー）＝（Ａ−Ｂ＋Ｂ
＋Ａ（バー））（バー） である。
第７図に第５図のアンドアレイ部のマスクパターンを示
す。第５図において、破線で囲まれた領域は拡散領域、
太い実線で囲まれた領域はポリシリコン、細い実線で囲
まれた領域は第１層アルミ配線、細い実線で囲まれた領
域で周囲に沿って斜線を施した領域は第２層アルミ配線
、細線による正方形領域は拡散領域と第１アルミニウム
層との間のコンタクトホール、細線による正方形領域に
対角線を施した領域はポリシリコン層と第１アルミニウ
ム層との間のコンタクトホール、細線による正方形領域
に斜線を施した領域は第１アルミニウム層と第２アルミ
ニウム層との間のコンタクトホールであり、アルミ２Ｎ
配線プロセスによるＭＯＳ）ランジスタアンドアレイで
ある。
す。第５図において、破線で囲まれた領域は拡散領域、
太い実線で囲まれた領域はポリシリコン、細い実線で囲
まれた領域は第１層アルミ配線、細い実線で囲まれた領
域で周囲に沿って斜線を施した領域は第２層アルミ配線
、細線による正方形領域は拡散領域と第１アルミニウム
層との間のコンタクトホール、細線による正方形領域に
対角線を施した領域はポリシリコン層と第１アルミニウ
ム層との間のコンタクトホール、細線による正方形領域
に斜線を施した領域は第１アルミニウム層と第２アルミ
ニウム層との間のコンタクトホールであり、アルミ２Ｎ
配線プロセスによるＭＯＳ）ランジスタアンドアレイで
ある。
ＡとＡ（バー）とは入力バッファを介した真否の各２信
号の信号線を意味しており、第１層アルミ配線で構成さ
れている。、Ｔｌ〜Ｔ４は積項線であり、第２Ｎアルミ
配線で構成されている。Ａ、Ａ（バー）と積項線Ｔ１と
の交差部にはＭＯＳトランジスタがそれぞれ配置されて
いる。これらのトランジスタが形成されるか否かで信号
ＡまたはＡ（バー）が選択される。したがって、Ａ、Ｂ
の２人力（Ａ、Ａ（バー）、Ｂ、Ｂ（バー））の４信号
と４本の積項線Ｔ１〜Ｔ４との交差部に１６個のＭＯＳ
）ランジスタが配置されることになる。
号の信号線を意味しており、第１層アルミ配線で構成さ
れている。、Ｔｌ〜Ｔ４は積項線であり、第２Ｎアルミ
配線で構成されている。Ａ、Ａ（バー）と積項線Ｔ１と
の交差部にはＭＯＳトランジスタがそれぞれ配置されて
いる。これらのトランジスタが形成されるか否かで信号
ＡまたはＡ（バー）が選択される。したがって、Ａ、Ｂ
の２人力（Ａ、Ａ（バー）、Ｂ、Ｂ（バー））の４信号
と４本の積項線Ｔ１〜Ｔ４との交差部に１６個のＭＯＳ
）ランジスタが配置されることになる。
次に、人力信号Ａの領域（Ａ、 Ａ （バニ）とＴ１〜
Ｔ４との交差部）に関して説明する。７１〜７８はゲー
トポリシリコンであり、各々Ａ、Ａ（バー）と接続する
ための第１層アルミニウム層とコンタクトホールを設は
得るポリシリコンの座とが用意されている。７９〜８６
はドレイン、８７〜９０はソースであり接地されている
。Ａに着目するとＴ１とＴ４との交差部のＭＯＳ）ラン
ジスタのゲート、ドレイン７１．７９および７４．８２
がそれぞれコンタクトホールを介してＡＳＴｌ。
Ｔ４との交差部）に関して説明する。７１〜７８はゲー
トポリシリコンであり、各々Ａ、Ａ（バー）と接続する
ための第１層アルミニウム層とコンタクトホールを設は
得るポリシリコンの座とが用意されている。７９〜８６
はドレイン、８７〜９０はソースであり接地されている
。Ａに着目するとＴ１とＴ４との交差部のＭＯＳ）ラン
ジスタのゲート、ドレイン７１．７９および７４．８２
がそれぞれコンタクトホールを介してＡＳＴｌ。
Ｔ４に接続されトランジスタを動作させている。
Ａ（バー）とＴ１との交差部は禁止であり、コンタクト
ホールはなく動作しない。したがって、このコンタクト
ホールを形成するコンタクト工程マスクでＭＯＳ）ラン
ジスタを形成するか否かが決められており、これにより
論理変更することかできる。第８図は第７図に示したレ
イアウトの回路図である。第８図に示されている回路図
中実線の丸印で囲まれている接点は接続を示しており、
破線による丸印に囲まれた接点は非接続を示している。
ホールはなく動作しない。したがって、このコンタクト
ホールを形成するコンタクト工程マスクでＭＯＳ）ラン
ジスタを形成するか否かが決められており、これにより
論理変更することかできる。第８図は第７図に示したレ
イアウトの回路図である。第８図に示されている回路図
中実線の丸印で囲まれている接点は接続を示しており、
破線による丸印に囲まれた接点は非接続を示している。
第８図からもぐ（人力数×２）×積項数）個のトランジ
スタがマトリックス状に配置されていることが理解でき
る。
スタがマトリックス状に配置されていることが理解でき
る。
［発明が解決しようとする問題点］
しかしながら、上記従来のプログラマブルロジックアレ
イは入力信号に基づき形成される真、否２信号の各々と
各積項線との交差部にＭＯＳ）ランジスタをそれぞれ配
設していた。すなわち、１つの入力と１本の積項線とに
付きＭＯＳ）ランジスタを２個形成しておき、その内の
１個のみ使用していたので、不必要なトランジスタが多
く、チップの面積が増加するという問題点があった。
イは入力信号に基づき形成される真、否２信号の各々と
各積項線との交差部にＭＯＳ）ランジスタをそれぞれ配
設していた。すなわち、１つの入力と１本の積項線とに
付きＭＯＳ）ランジスタを２個形成しておき、その内の
１個のみ使用していたので、不必要なトランジスタが多
く、チップの面積が増加するという問題点があった。
したがって、本発明の目的はチップ面積の減少を図れる
プログラマブルロジックアレイを提供することである。
プログラマブルロジックアレイを提供することである。
［問題点を解決するための手段、作用及び効果コ本発明
に係わるプログラマブルロジックアレイは配線工程のマ
スク変更で書換え可能なプログラマブルロジックアレイ
において、入力信号が入力バッファを介して真、否の２
信号を形成し、該２信号がそれぞれ伝達される２本の信
号線に対してほぼ直角方向に配設されたアンドアレイ部
の複数の積項線の１本と上記２本の信号線のいずれか１
本とに選択的に接続可能なトランジスタを２本の信号線
と１本の積項線との交差部に１個設けたことを特徴とし
ている。したがって、配線工程で２本の信号線と１本の
積項線との交差部に設けられた１個のトランジスタを２
本の信号線の１本に選択的に接続すればよく、従来例の
半分のトランジスタでプログラマブルロジックアレイを
構成することができる。その結果、チップ面積の減少を
計ることができるという効果を得られる。
に係わるプログラマブルロジックアレイは配線工程のマ
スク変更で書換え可能なプログラマブルロジックアレイ
において、入力信号が入力バッファを介して真、否の２
信号を形成し、該２信号がそれぞれ伝達される２本の信
号線に対してほぼ直角方向に配設されたアンドアレイ部
の複数の積項線の１本と上記２本の信号線のいずれか１
本とに選択的に接続可能なトランジスタを２本の信号線
と１本の積項線との交差部に１個設けたことを特徴とし
ている。したがって、配線工程で２本の信号線と１本の
積項線との交差部に設けられた１個のトランジスタを２
本の信号線の１本に選択的に接続すればよく、従来例の
半分のトランジスタでプログラマブルロジックアレイを
構成することができる。その結果、チップ面積の減少を
計ることができるという効果を得られる。
［実施例］
以下、本発明の実施例を図面を参照しつつ説明する。
第１図に本発明の第１実施例のマスクプログラマブルロ
ジックアレイのパターンを示す。図において、各領域、
配線等は第７図と同様に示されている。１〜８はゲート
ポリシリコン、９〜１６は各トランジスタのドレイン、
Ａ、 Ａ （、バー）、Ｂ。
ジックアレイのパターンを示す。図において、各領域、
配線等は第７図と同様に示されている。１〜８はゲート
ポリシリコン、９〜１６は各トランジスタのドレイン、
Ａ、 Ａ （、バー）、Ｂ。
Ｂ（バー）は入力バッファを介して供給される人力の真
、否の信号線であり、該信号線は第１Ｎアルミ線で構成
されている。Ｔ１〜Ｔ４は積項線てあり、第２層アルミ
線で構成されている。所望の論理を得るためにゲートポ
リシリコン１〜８にポリシリコン層と第１Ｎアルミ線と
を接続可能なコンタクトホールの座がＡ、Ａ（バー）（
Ｂ、Ｂ（バー））の各線上に用意されている。例えば、
積項線Ｔ１はＡ、 Ｂの交差部に、ゲート、ドレイン
の１．９と５．１３の位置にポリシリコンと第１層アル
ミ線とのコンタクトホール、拡散層と第１層アルミ線と
のコンタクトホールを設けている。
、否の信号線であり、該信号線は第１Ｎアルミ線で構成
されている。Ｔ１〜Ｔ４は積項線てあり、第２層アルミ
線で構成されている。所望の論理を得るためにゲートポ
リシリコン１〜８にポリシリコン層と第１Ｎアルミ線と
を接続可能なコンタクトホールの座がＡ、Ａ（バー）（
Ｂ、Ｂ（バー））の各線上に用意されている。例えば、
積項線Ｔ１はＡ、 Ｂの交差部に、ゲート、ドレイン
の１．９と５．１３の位置にポリシリコンと第１層アル
ミ線とのコンタクトホール、拡散層と第１層アルミ線と
のコンタクトホールを設けている。
これら２種のコンタクトホールは同じマスク工程で形成
され、このコンタクト工程で書き換えられる。１７〜２
０は各トランジスタのソースであり、接地されている。
され、このコンタクト工程で書き換えられる。１７〜２
０は各トランジスタのソースであり、接地されている。
したがって、
ＴＩ＝Ａ（バー）・Ｂ（バー）
の論理が得られ、Ｔ２〜Ｔ４も同様に
Ｔ２＝Ａ−Ｂ
Ｔ３＝Ｂ
Ｔ４＝Ａ（バー）
がそれぞれ得られる。
第２図は第１図のレイアウトの回路図であり、実線の丸
印はコンタクトホールの存在を、破線の丸印はコンタク
トホールの不存在をそれぞれ示している。第２図からも
明らかなようζこトランジスタ数は従来例の半分になっ
ている。
印はコンタクトホールの存在を、破線の丸印はコンタク
トホールの不存在をそれぞれ示している。第２図からも
明らかなようζこトランジスタ数は従来例の半分になっ
ている。
第３図は本発明の第２実施例を示しており、２１〜２８
はゲートポリシリコン、２９〜３６はドレイン、３７〜
４０は接地されたソースである。
はゲートポリシリコン、２９〜３６はドレイン、３７〜
４０は接地されたソースである。
各積項線に得られる関数は第１実施例と同じである。第
２Ｆ！アルミ線書換えだと人力線Ａ（Ｂ）、Ａ（バー）
（Ｂ（バー））にはゲート２１〜２８を接続するための
第１層アルミ線、第２層アルミ線、そのスルーホールが
用意され、積項線Ｔ１〜Ｔ４にもドレイン２９〜３日に
接続するために同様な処置がなされ−ている。
２Ｆ！アルミ線書換えだと人力線Ａ（Ｂ）、Ａ（バー）
（Ｂ（バー））にはゲート２１〜２８を接続するための
第１層アルミ線、第２層アルミ線、そのスルーホールが
用意され、積項線Ｔ１〜Ｔ４にもドレイン２９〜３日に
接続するために同様な処置がなされ−ている。
第２実施例は第１実施例よりレイアウト面積は広くなる
が、配線工程最後の第２層アルミ線で書き換えられる長
所がある。第４図は第３図に示した第２実施例の回路を
示している。第４図では実線で第２層アルミ線の接続を
、破線でその非接続をそれぞれ表している。
が、配線工程最後の第２層アルミ線で書き換えられる長
所がある。第４図は第３図に示した第２実施例の回路を
示している。第４図では実線で第２層アルミ線の接続を
、破線でその非接続をそれぞれ表している。
以上説明してきたように、上記各実施例ではマスクプロ
グラマブルロジックアレイを構成しているアンドアレイ
部に入力の真、否の２信号線と任意の１種項線との交差
部にトランジスタを１個設けて論理構成をしたので、従
来形の半分のトランジスタで済み、アンドアレイ部の面
積を減少させることができた。
グラマブルロジックアレイを構成しているアンドアレイ
部に入力の真、否の２信号線と任意の１種項線との交差
部にトランジスタを１個設けて論理構成をしたので、従
来形の半分のトランジスタで済み、アンドアレイ部の面
積を減少させることができた。
第１図は本発明の第１実施例を示す平面図、第２図は第
１実施例の回路図、 第３図は本発明の第２実施例を示す平面図、第４図は第
２実施例の回路図、 第５図は従来例の構成を示す回路図、 第６図は従来例の配線接続図、 第７図は従来例の平面図、 第８図は第７図に示した従来例の回路図である。 １〜８・・・・・・・ゲートポリシリコン、Ａ、Ａ（バ
ー）・・・入力の真、否の信号線。 Ｂ、Ｂ（バー）・・・人力の真、否の信号線、Ｔ１〜Ｔ
４・◆・・◆積項線、 ９〜１６や・・・◆・ドレイン、 １７〜２０◆φφ・・ソース。 特許出願人 日本電気株式会社代理人 弁理士
桑 井 清 − 第１図 Ｔ１Ｔ２ Ｔ３ Ｔ４ 第２図 第３図 ＴＩＴ２ Ｔ３ Ｔ４ 第５図 第７図 Ｔ１Ｔ２ Ｔ３ Ｔ４ 第８図
１実施例の回路図、 第３図は本発明の第２実施例を示す平面図、第４図は第
２実施例の回路図、 第５図は従来例の構成を示す回路図、 第６図は従来例の配線接続図、 第７図は従来例の平面図、 第８図は第７図に示した従来例の回路図である。 １〜８・・・・・・・ゲートポリシリコン、Ａ、Ａ（バ
ー）・・・入力の真、否の信号線。 Ｂ、Ｂ（バー）・・・人力の真、否の信号線、Ｔ１〜Ｔ
４・◆・・◆積項線、 ９〜１６や・・・◆・ドレイン、 １７〜２０◆φφ・・ソース。 特許出願人 日本電気株式会社代理人 弁理士
桑 井 清 − 第１図 Ｔ１Ｔ２ Ｔ３ Ｔ４ 第２図 第３図 ＴＩＴ２ Ｔ３ Ｔ４ 第５図 第７図 Ｔ１Ｔ２ Ｔ３ Ｔ４ 第８図
Claims (1)
- 配線工程のマスク変更で書換え可能なプログラマブルロ
ジックアレイにおいて、入力信号が入力バッファを介し
て真、否の２信号を形成し、該２信号がそれぞれ伝達さ
れる２本の信号線に対してほぼ直角方向に配設されたア
ンドアレイ部の複数の積項線の１本と上記２本の信号線
のいずれか１本とに選択的に接続可能なトランジスタを
２本の信号線と１本の積項線との交差部に１個設けたこ
とを特徴とするプログラマブルロジックアレイ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61254984A JPS63108746A (ja) | 1986-10-27 | 1986-10-27 | プログラマブルロジツクアレイ |
| US07/112,925 US4853562A (en) | 1986-10-27 | 1987-10-27 | Programmable logic array using single transistor to generate true or complement signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61254984A JPS63108746A (ja) | 1986-10-27 | 1986-10-27 | プログラマブルロジツクアレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63108746A true JPS63108746A (ja) | 1988-05-13 |
Family
ID=17272593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61254984A Pending JPS63108746A (ja) | 1986-10-27 | 1986-10-27 | プログラマブルロジツクアレイ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4853562A (ja) |
| JP (1) | JPS63108746A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02106053A (ja) * | 1988-10-14 | 1990-04-18 | Matsushita Electric Ind Co Ltd | プログラマブルロジックアレイ |
| JPH03160747A (ja) * | 1989-11-20 | 1991-07-10 | Toshiba Corp | 半導体集積回路装置の論理プログラム方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5313119A (en) * | 1991-03-18 | 1994-05-17 | Crosspoint Solutions, Inc. | Field programmable gate array |
| JPH06505848A (ja) * | 1991-12-26 | 1994-06-30 | アルテラ コーポレーション | Ｅｐｒｏｍを基本とした待機電力ゼロのクロスバースイッチ |
| US5629636A (en) * | 1994-10-19 | 1997-05-13 | Crosspoint Solutions, Inc. | Ram-logic tile for field programmable gate arrays |
| US5465055A (en) * | 1994-10-19 | 1995-11-07 | Crosspoint Solutions, Inc. | RAM-logic tile for field programmable gate arrays |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62263652A (ja) * | 1986-05-09 | 1987-11-16 | Hitachi Ltd | プログラム可能なｃｍｏｓロジツクアレイ |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4350992A (en) * | 1979-10-05 | 1982-09-21 | Texas Instruments Incorporated | N-Channel silicon gate virtual ground ROM |
| JPS56157056A (en) * | 1980-05-09 | 1981-12-04 | Fujitsu Ltd | Manufacture of read-only memory |
| US4467439A (en) * | 1981-06-30 | 1984-08-21 | Ibm Corporation | OR Product term function in the search array of a PLA |
| US4409499A (en) * | 1982-06-14 | 1983-10-11 | Standard Microsystems Corporation | High-speed merged plane logic function array |
| WO1985003161A1 (en) * | 1983-12-29 | 1985-07-18 | Semi Processes, Inc. | A programmable logic array circuit |
-
1986
- 1986-10-27 JP JP61254984A patent/JPS63108746A/ja active Pending
-
1987
- 1987-10-27 US US07/112,925 patent/US4853562A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62263652A (ja) * | 1986-05-09 | 1987-11-16 | Hitachi Ltd | プログラム可能なｃｍｏｓロジツクアレイ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02106053A (ja) * | 1988-10-14 | 1990-04-18 | Matsushita Electric Ind Co Ltd | プログラマブルロジックアレイ |
| JPH03160747A (ja) * | 1989-11-20 | 1991-07-10 | Toshiba Corp | 半導体集積回路装置の論理プログラム方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4853562A (en) | 1989-08-01 |
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