JPS5851621A - 電子回路 - Google Patents
電子回路Info
- Publication number
- JPS5851621A JPS5851621A JP56149969A JP14996981A JPS5851621A JP S5851621 A JPS5851621 A JP S5851621A JP 56149969 A JP56149969 A JP 56149969A JP 14996981 A JP14996981 A JP 14996981A JP S5851621 A JPS5851621 A JP S5851621A
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- JP
- Japan
- Prior art keywords
- transistor
- level
- circuit
- current
- resistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
- H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はチップの非選択動作状態からチップの選択動作
状態への切換え時の動作速度を速めた電子回路に関する
。
状態への切換え時の動作速度を速めた電子回路に関する
。
従来から、チップが選択された場合の動作状態とチップ
が選択されていない場合の動作状態とを有するパワーダ
クンモード（ｐｏｗｅｒ Ｄｏｗｎｙ１ｏ６ｅ ）の電
子回路として、第１図に示す如き回路がある。この回路
はカレントスイッチ構成の回路である。この回路が選択
動作状態に置かれる、即ち定電流源を構成するＮＰＮ型
トランジスタ（Ｔ、）のペースに高レベルの選択信号が
供給されると、トランジスタ（Ｔ３）は高電流レベルに
設定される。このとき、Ｎ Ｐ Ｎ型トランジスタ（Ｔ
１）がオンで、ＮＰＮ型トランジスタ（Ｔ、）がオフに
されていたとすると、上記選択により設定され念高電流
レベルの電流はトランジスタ（ス、）に流れ、接続点（
Ａ）に上記回路の選択出力電圧レベルが発生し、その電
圧に次段の回路は応答することになる。
が選択されていない場合の動作状態とを有するパワーダ
クンモード（ｐｏｗｅｒ Ｄｏｗｎｙ１ｏ６ｅ ）の電
子回路として、第１図に示す如き回路がある。この回路
はカレントスイッチ構成の回路である。この回路が選択
動作状態に置かれる、即ち定電流源を構成するＮＰＮ型
トランジスタ（Ｔ、）のペースに高レベルの選択信号が
供給されると、トランジスタ（Ｔ３）は高電流レベルに
設定される。このとき、Ｎ Ｐ Ｎ型トランジスタ（Ｔ
１）がオンで、ＮＰＮ型トランジスタ（Ｔ、）がオフに
されていたとすると、上記選択により設定され念高電流
レベルの電流はトランジスタ（ス、）に流れ、接続点（
Ａ）に上記回路の選択出力電圧レベルが発生し、その電
圧に次段の回路は応答することになる。
上記選択出力電圧レベルは該レベルより高い非選択電圧
レベルから降下させられて出力されるのであるが、トラ
ンジスタ（Ｔ１）のコレクタ容量が大きいため上述の如
くして発生して来る選択出力電圧レベルに到達するまで
に時間を要する。これは上記電子回路の動作速度を落す
原因となっている。
レベルから降下させられて出力されるのであるが、トラ
ンジスタ（Ｔ１）のコレクタ容量が大きいため上述の如
くして発生して来る選択出力電圧レベルに到達するまで
に時間を要する。これは上記電子回路の動作速度を落す
原因となっている。
本発明は上述のような従来回路の有する欠点に着目して
創案されたもので、その目的は上述第１図回路の抵抗に
並列に非線形素子を接続して選択時の出力電圧レベルを
非選択時の出力電圧レベルに維持することにより回路動
作速度の高速化を図った電子回路を提供することにある
。
創案されたもので、その目的は上述第１図回路の抵抗に
並列に非線形素子を接続して選択時の出力電圧レベルを
非選択時の出力電圧レベルに維持することにより回路動
作速度の高速化を図った電子回路を提供することにある
。
以下、添付図面を参照しながら本発明の一実施例を説明
する。
する。
第２図は本発明の第１の実施例を示す。この第２図回路
は第１図の従来回路のトランジスタ（Ｔ１）、（Ｔ、）
（これらを第１及び第２のトランジスタを呼ぶ。）のコ
レクタと電源（Ｖｃｅ）との間に斐続された抵抗（Ｒ１
）、（Ｒ１）と並列に非線形素子例えばショットキバリ
ヤダイオード（Ｄｌ）、（Ｄ、）が接続されて構成され
ている。同、（Ｒ，）はトランジスタ（Ｔ３）のエミッ
タを基準電位例えばアース電位に接続する抵抗である。
は第１図の従来回路のトランジスタ（Ｔ１）、（Ｔ、）
（これらを第１及び第２のトランジスタを呼ぶ。）のコ
レクタと電源（Ｖｃｅ）との間に斐続された抵抗（Ｒ１
）、（Ｒ１）と並列に非線形素子例えばショットキバリ
ヤダイオード（Ｄｌ）、（Ｄ、）が接続されて構成され
ている。同、（Ｒ，）はトランジスタ（Ｔ３）のエミッ
タを基準電位例えばアース電位に接続する抵抗である。
次に、上述の如く構成される本発明回路の動作を説明す
る。
る。
第２図の回路が非選択動作状態にある即ちトランジスタ
（Ｔｓ）のペースに非選択信号（低レベルの信号）が供
給されてトランジスタ（Ｔ３）は低電流レベルで動作さ
れ、その電流はトランジスタ（Ｔ１）に流れるべくトラ
ンジスタ（Ｔ１）はオンに、またトランジスタ（Ｔ、）
はオフにあるとする２、この状態において、トランジス
タ（ＴＩ）に流れる電流の一部は抵抗（Ｒ１）に流れ、
またその残部はオンにあるダイオード（Ｄｌ）に流れて
接続点（Ａ）の電位を電源（Ｖ２Ｃ）の電圧からダイオ
ード（Ｄｌ）での降下分だけ低い予め設定された電位に
保っている。
（Ｔｓ）のペースに非選択信号（低レベルの信号）が供
給されてトランジスタ（Ｔ３）は低電流レベルで動作さ
れ、その電流はトランジスタ（Ｔ１）に流れるべくトラ
ンジスタ（Ｔ１）はオンに、またトランジスタ（Ｔ、）
はオフにあるとする２、この状態において、トランジス
タ（ＴＩ）に流れる電流の一部は抵抗（Ｒ１）に流れ、
またその残部はオンにあるダイオード（Ｄｌ）に流れて
接続点（Ａ）の電位を電源（Ｖ２Ｃ）の電圧からダイオ
ード（Ｄｌ）での降下分だけ低い予め設定された電位に
保っている。
この動作状態にある電子回路が選択された即チトランジ
スタ（Ｔ、）のペースへ高レベルの選択信号が供給され
ると、トランジスタ（Ｔ３）は高電流レベルへ設定され
る。この電流は電源（Ｖｇｇ）からダイオード（Ｄｌ）
と抵抗（Ｒ１）との並列回路、そしてトランジスタ（Ｔ
１）を経てトランジスタ（Ｔ、）に流れる。
スタ（Ｔ、）のペースへ高レベルの選択信号が供給され
ると、トランジスタ（Ｔ３）は高電流レベルへ設定され
る。この電流は電源（Ｖｇｇ）からダイオード（Ｄｌ）
と抵抗（Ｒ１）との並列回路、そしてトランジスタ（Ｔ
１）を経てトランジスタ（Ｔ、）に流れる。
上記低電流レベルから上記高電流レベルへ増大した増加
分は上記並列回路においてはダイオード（Ｄｌ）に流れ
る。その時のダイオード（Ｄｌ）での電圧降下は上記低
電流レベルにおけるダイオード（Ｄｌ）での電圧降下と
はソ同じである。その結果として、この選択きれた動作
状態における本発明電子回路の出力電圧は非選択時の出
力電圧に＃−１ｙ維持される。従って、この出力電圧に
応答する次段回路は第１図電子回路の場合のように動作
上の遅れは生じない。換言すれば、本発明回路の動作速
度は高速化されている。また、（Ｔ １）がオフ、（Ｔ
、）がオンの場合も、同様でおる。
分は上記並列回路においてはダイオード（Ｄｌ）に流れ
る。その時のダイオード（Ｄｌ）での電圧降下は上記低
電流レベルにおけるダイオード（Ｄｌ）での電圧降下と
はソ同じである。その結果として、この選択きれた動作
状態における本発明電子回路の出力電圧は非選択時の出
力電圧に＃−１ｙ維持される。従って、この出力電圧に
応答する次段回路は第１図電子回路の場合のように動作
上の遅れは生じない。換言すれば、本発明回路の動作速
度は高速化されている。また、（Ｔ １）がオフ、（Ｔ
、）がオンの場合も、同様でおる。
第３図は本発明の第２の実施例を示す、この実施例は第
１の実施例のダイオード（Ｄ、）。
１の実施例のダイオード（Ｄ、）。
（Ｄ、）の代シにＰＮＰ型トランジスタ（Ｔ４）、（Ｔ
、）を図示の如く接続して構成された点を除けば、同一
構成である。従って、同一構成要素に岐、同！参照番号
を付してその説明を省略する。
、）を図示の如く接続して構成された点を除けば、同一
構成である。従って、同一構成要素に岐、同！参照番号
を付してその説明を省略する。
その動作社次のようになる。トランジスタ（Ｔ、）がオ
ンにあシ、トランジスタ（Ｔ、）がオフにｌ）、低電流
レベルへ設定されているトランジスタ（Ｔ、’）のペー
スへ高レベルの選択信号が入りこれを高電流レベルへ設
定した後トランジスタ（Ｔ１）がオフに、従ってトラン
ジスタ（Ｔ、）がオンに切換えられたとすると、Ｂ点の
電圧が降下してトランジスタ（Ｔ、）をオンに転じさせ
、該トランジスタを通してＡ点を充電するから、たとえ
トランジスタ（Ｔ１）に大きなコレクタ容量があっても
、Ａ点の電圧は急速に上昇する。
ンにあシ、トランジスタ（Ｔ、）がオフにｌ）、低電流
レベルへ設定されているトランジスタ（Ｔ、’）のペー
スへ高レベルの選択信号が入りこれを高電流レベルへ設
定した後トランジスタ（Ｔ１）がオフに、従ってトラン
ジスタ（Ｔ、）がオンに切換えられたとすると、Ｂ点の
電圧が降下してトランジスタ（Ｔ、）をオンに転じさせ
、該トランジスタを通してＡ点を充電するから、たとえ
トランジスタ（Ｔ１）に大きなコレクタ容量があっても
、Ａ点の電圧は急速に上昇する。
このように動作するから、Ａ点の電圧に応答する次段の
回路が第２図の電子回路に接続される場合に、Ｒ１，Ｒ
、大の為不可避的に生じてしまう選択時の動作上の遅れ
社主じない。換言すればこの本発明回路はダイオードを
利用した発明回路の場合に生じる選択時動作速度の遅れ
を生じさせず、非選択から選択状態への動作速度の改良
を可能とした発明である。
回路が第２図の電子回路に接続される場合に、Ｒ１，Ｒ
、大の為不可避的に生じてしまう選択時の動作上の遅れ
社主じない。換言すればこの本発明回路はダイオードを
利用した発明回路の場合に生じる選択時動作速度の遅れ
を生じさせず、非選択から選択状態への動作速度の改良
を可能とした発明である。
次に、第４図を用いて上述した第２図及び第３図の回路
のトランジスタ（Ｔ、）のベースへ供給してこれを動作
させる回路を説明する。
のトランジスタ（Ｔ、）のベースへ供給してこれを動作
させる回路を説明する。
この回路は図示の如く接続されるＮＰＮ形トランジスタ
（Ｔ、）、（Ｔ、）及び抵抗（Ｒ１）のトランジスタ（
Ｔ、）のベースへ供給されるチップ選択端子（Ｃ８）か
らの信号に従って電流（Ｉ）が定電圧回路（ＣＶ）から
トランジスタ（Ｔ、）を経て流れるか又は流れないよう
に構成されている。定電圧回路（ＣＶ）は図の如く接続
されるＮＰＮ減）ランジスタ（Ｔ、）。
（Ｔ、）、（Ｔ、）及び抵抗（Ｒ１）のトランジスタ（
Ｔ、）のベースへ供給されるチップ選択端子（Ｃ８）か
らの信号に従って電流（Ｉ）が定電圧回路（ＣＶ）から
トランジスタ（Ｔ、）を経て流れるか又は流れないよう
に構成されている。定電圧回路（ＣＶ）は図の如く接続
されるＮＰＮ減）ランジスタ（Ｔ、）。
（Ｔ６）及び抵抗（Ｒ４）、（Ｒ，）、（Ｒ，）から成
り、その０点の電圧レベルの高低に従って即ちトランジ
スタ（Ｔ、）のオフ又はオンに従っての点に高レベル又
は低レベルの信号が発生するように構成されている。
り、その０点の電圧レベルの高低に従って即ちトランジ
スタ（Ｔ、）のオフ又はオンに従っての点に高レベル又
は低レベルの信号が発生するように構成されている。
その０点に上述した＃！２図の回路のトランジスタ（Ｔ
、）のベースが接続されている。
、）のベースが接続されている。
この第４図の回路の動作を説明する。チップ選択端子（
ＣＳ ）に低レベルのチップ選択信号が入力されると、
トランジスタ（Ｔ、）はオフになり、トランジスタ（Ｔ
、）はオンとなる。
ＣＳ ）に低レベルのチップ選択信号が入力されると、
トランジスタ（Ｔ、）はオフになり、トランジスタ（Ｔ
、）はオンとなる。
従って、電流（Ｉ）はトランジスタ（Ｔ６）に流れ、ト
ランジスタ（Ｔ７）を経て定電圧回路（ＣＶ）から少し
も電流をとら麦い。このため、定電圧ｌ路（ＣＶ）の０
点の電圧は高レベルとなってトランジスタ（Ｔ、）をオ
ンに転じさせ、０点に高レベルの信号を発生させる。こ
の信号によっての点に接続されている第２図の本発明回
路を選択動作態様にする。この動作態様においては零発
＃４回路に高電流を流す。
ランジスタ（Ｔ７）を経て定電圧回路（ＣＶ）から少し
も電流をとら麦い。このため、定電圧ｌ路（ＣＶ）の０
点の電圧は高レベルとなってトランジスタ（Ｔ、）をオ
ンに転じさせ、０点に高レベルの信号を発生させる。こ
の信号によっての点に接続されている第２図の本発明回
路を選択動作態様にする。この動作態様においては零発
＃４回路に高電流を流す。
また、チップ選択端子に高レベルのチップ非選択信号が
入力されると、今度はトランジスタ（Ｔ、）がオンにな
り、トランジスタ（Ｔ、）はオフとなるから、電流（Ｉ
）が定電圧回路（ＣＶ）の抵抗（Ｒ”）を経てトランジ
スタ（Ｔ７）曝 を経て流れる。これにより、■の電圧レベルを降下させ
ての点に低レベルの信号（非選択信号）を発生させる。
入力されると、今度はトランジスタ（Ｔ、）がオンにな
り、トランジスタ（Ｔ、）はオフとなるから、電流（Ｉ
）が定電圧回路（ＣＶ）の抵抗（Ｒ”）を経てトランジ
スタ（Ｔ７）曝 を経て流れる。これにより、■の電圧レベルを降下させ
ての点に低レベルの信号（非選択信号）を発生させる。
この信号を受けるトランジスタ（Ｔ、）は低電流レベル
で動作させられる。
で動作させられる。
このようにして、第４図の回路はその非選択時での消費
電力が低減されるパワーダウンモード（ｐｏｗｅｒ Ｄ
ｏｖｎ ＭＯ（１・）で動作される。
電力が低減されるパワーダウンモード（ｐｏｗｅｒ Ｄ
ｏｖｎ ＭＯ（１・）で動作される。
以上の説明から明らかなように本発明によれば、第１図
のような従来回路の抵抗に非線形素子を接続することに
より、その回路がチップ非選択状態からチップ選択状態
へ切換えられても出力電圧レベルは非選択レベルに維持
せしめられるから、その電圧レベルに応答する次段回路
は第１図回路の出力に応答する場合の如き遅れは生じな
い。従って、動作速度は高速化される。
のような従来回路の抵抗に非線形素子を接続することに
より、その回路がチップ非選択状態からチップ選択状態
へ切換えられても出力電圧レベルは非選択レベルに維持
せしめられるから、その電圧レベルに応答する次段回路
は第１図回路の出力に応答する場合の如き遅れは生じな
い。従って、動作速度は高速化される。
第１図は従来回路図、第２図は本発明の第１の実施例を
示す回路図、第３図は本発明の第２の実施例の回路図、
第４図は選択−非選択信号の発生回路と共に本発明回路
を示す図である。 図中、（Ｔ ）は第１のトランジスタ、（Ｔ、）は第
２のトランジスタ、（Ｔ、）は定電流源、（Ｄｌ）、（
Ｄ、）、（Ｔ４）、（Ｔ、）は非線形素子でおる。 特許出願人 富士通株式会社
示す回路図、第３図は本発明の第２の実施例の回路図、
第４図は選択−非選択信号の発生回路と共に本発明回路
を示す図である。 図中、（Ｔ ）は第１のトランジスタ、（Ｔ、）は第
２のトランジスタ、（Ｔ、）は定電流源、（Ｄｌ）、（
Ｄ、）、（Ｔ４）、（Ｔ、）は非線形素子でおる。 特許出願人 富士通株式会社
Claims (1)
- 制御入力を有する定電流源に第１及び第２のトランジス
タのエミッタを共通に接続し、少なくとも一方のトラン
ジスタのコレクタに抵抗を接続して該コレクタよシ出力
を取り出すカレントスイッチ構成の電子回路において、
上記抵抗と並列に非線形素子を接続し、上記定電流源の
制御入力へ給電される制御入力レベルがチップ選択レベ
ルへ切換えられても上記出力レベルがチップ非選択時と
同レベルに維持されるように構成したことを特徴とする
電子回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56149969A JPS5851621A (ja) | 1981-09-22 | 1981-09-22 | 電子回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56149969A JPS5851621A (ja) | 1981-09-22 | 1981-09-22 | 電子回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5851621A true JPS5851621A (ja) | 1983-03-26 |
Family
ID=15486571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56149969A Pending JPS5851621A (ja) | 1981-09-22 | 1981-09-22 | 電子回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5851621A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61244120A (ja) * | 1985-04-23 | 1986-10-30 | Nippon Telegr & Teleph Corp <Ntt> | 論理信号検出出力回路 |
| JPS6477319A (en) * | 1987-05-28 | 1989-03-23 | Texas Instruments Inc | Non-stacked ecl type and function circuit |
-
1981
- 1981-09-22 JP JP56149969A patent/JPS5851621A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61244120A (ja) * | 1985-04-23 | 1986-10-30 | Nippon Telegr & Teleph Corp <Ntt> | 論理信号検出出力回路 |
| JPS6477319A (en) * | 1987-05-28 | 1989-03-23 | Texas Instruments Inc | Non-stacked ecl type and function circuit |
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