JPS58524U - 誤動作防止回路 - Google Patents

誤動作防止回路

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JPS58524U
JPS58524U JP9556881U JP9556881U JPS58524U JP S58524 U JPS58524 U JP S58524U JP 9556881 U JP9556881 U JP 9556881U JP 9556881 U JP9556881 U JP 9556881U JP S58524 U JPS58524 U JP S58524U
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JP
Japan
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circuit
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operating
prevention circuit
logic
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JP9556881U
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孝明 石井
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Toshiba Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図は本考案に係る誤動作防止回路の一実施−例を示
す図、第２図は本考案に係る誤動作防止回路の他の実施
例を示す図、第３図および第４図はそれぞれ第１図およ
び第２図に示した誤動作防止回路の動作を示すタイミン
グチャートである。 １・・・・・・電子回路、２．３・・・・・・ゲート回
路、４・・・・・・ウィンドコンパレータ、１１．１２
・・・・・・論理素子、Ｃ□、　ｃ２．　ｃ３．　ｃ、
・・・・・・コンデンサ、Ｒ，、Ｒ２゜Ｒ３，Ｒ４，Ｒ
５・・・・・・抵抗。

Claims (4)

    【実用新案登録請求の範囲】
  1. （１）レベルの異なる２つの動作信号によって動作状態
    が規制される電子回路の誤動作防止回路において、前記
    動作信号をそれぞれ電源の立上りに際して微分特性をも
    たせ乞第１の回路および積分特性をもたせる第２の回路
    を介して前記電子回路に入力したことを特徴とする誤動
    作防止回路。
  2. （２）前記第１の回路１よ動作信号を伝送するラインに
    直列に挿入された第１の抵抗および該ラインと電源との
    間に挿入された第１のコンデンサからなり、前記第２の
    回路は動作信号を伝送するラインに直列に挿入された第
    ２の抵抗および該ラインと接地との間に挿入された第２
    のコンデンサからなる実用新案登録請求の範囲第（１）
    項記載の誤動作防止回路。
  3. （３）前記電子回路はウィンドコンパレータであり、前
    記２つの動作信号は該６インドコンパレータの判定基準
    電圧である実用新案登録請求の範囲第（１）項記載の誤
    動作防止回路。
  4. （４）前記電子回路は論理ローレベルの信号が加えられ
    ることによって動作する第１の論理素子と論理ハイレベ
    ルの信号が加えられることによって動作する第２の論理
    素子とを含んで構成されるものであり、前記２つの動作
    電圧はこれら論理素子にそれぞれ加えられる論理ローレ
    ベルおよび論理ハイレベルの信号である実用新案登録請
    求の範囲第（１）項記載の誤動作防止回路。
JP9556881U 1981-06-26 1981-06-26 誤動作防止回路 Granted JPS58524U (ja)

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JPS58524U true JPS58524U (ja) 1983-01-05
JPH0317472Y2 JPH0317472Y2 (ja) 1991-04-12

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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS422278Y1 (ja) * 1964-09-18 1967-02-10

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS422278Y1 (ja) * 1964-09-18 1967-02-10

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JPH0317472Y2 (ja) 1991-04-12

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