JPH03201642A - 受信回路 - Google Patents
受信回路Info
- Publication number
- JPH03201642A JPH03201642A JP1342069A JP34206989A JPH03201642A JP H03201642 A JPH03201642 A JP H03201642A JP 1342069 A JP1342069 A JP 1342069A JP 34206989 A JP34206989 A JP 34206989A JP H03201642 A JPH03201642 A JP H03201642A
- Authority
- JP
- Japan
- Prior art keywords
- inverting input
- input terminal
- differential receiver
- output
- voltage
- Prior art date
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- Pending
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- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はディジタル有線通信等に使用する受信回路に関
する。
する。
従来の技術
第２図は従来の受信回路の構成を示す回路図である。
第２図において、入力として例えば、クロック信号がパ
ルストランス１の１次側に加わったとすると、差動型レ
シーバ２の非反転入力端子と反転入力端子には、電源３
の電圧ＶＴを中心とした逆位相のクロック信号が加わシ
、したがって、差動型レシーバ２の出力には、クロック
信号が現われる。このように、上記従来の受信回路でも
ディジタル信号を受信することができる。
ルストランス１の１次側に加わったとすると、差動型レ
シーバ２の非反転入力端子と反転入力端子には、電源３
の電圧ＶＴを中心とした逆位相のクロック信号が加わシ
、したがって、差動型レシーバ２の出力には、クロック
信号が現われる。このように、上記従来の受信回路でも
ディジタル信号を受信することができる。
発明が解決しようとする課題
しかしながら、上記従来の受信回路では、入力が障害な
どで断となったとき、差動型レシーバ２の非反転入力端
子と反転入力端子の両入力端子に同じ電圧ＶＴが加わる
ために、出力の状態が不定となってし１うという問題が
あった。
どで断となったとき、差動型レシーバ２の非反転入力端
子と反転入力端子の両入力端子に同じ電圧ＶＴが加わる
ために、出力の状態が不定となってし１うという問題が
あった。
本発明はこのような従来の問題を解決するものであり、
入力断時でも、出力レベルを不定としない優れた受信回
路を提供することを目的とするものである。
入力断時でも、出力レベルを不定としない優れた受信回
路を提供することを目的とするものである。
課題を解決するための手段
本発明は上記目的を達成するために、差動型レシーバの
非反転入力端子と出力端子の間に正帰還用の抵抗器を接
続したものである。
非反転入力端子と出力端子の間に正帰還用の抵抗器を接
続したものである。
作 用
本発明は上記のような構成により、次のような作用を有
する。すなわち、差動型レシーバの出力がハイレベルま
たはロウレベルのとき、入力断となっても、出力はハイ
レベル筐たはロウレベルに固定され、入力断時に差動型
レシーバの出力レベルが不定にならな゛いという効果を
有する。
する。すなわち、差動型レシーバの出力がハイレベルま
たはロウレベルのとき、入力断となっても、出力はハイ
レベル筐たはロウレベルに固定され、入力断時に差動型
レシーバの出力レベルが不定にならな゛いという効果を
有する。
実施例
第１図は本発明の一実施例の構成を示すものである。第
１図において、１１は１次側が伝送路に接続されたパル
ストランスである。
１図において、１１は１次側が伝送路に接続されたパル
ストランスである。
捷た、１２は一端が直流阻止用のコンデンサ１７を介し
てパルストランス１１の２次側の一端に接続され、他端
は負極をアースした電圧ＶＴの正極に接続された抵抗で
あり、抵抗値ＲＴを有する。１３はパルストランス１１
の２次側の他端と電源】４の正極間に接続された抵抗で
あシ、抵抗値Ｒ，ｔを有する。
てパルストランス１１の２次側の一端に接続され、他端
は負極をアースした電圧ＶＴの正極に接続された抵抗で
あり、抵抗値ＲＴを有する。１３はパルストランス１１
の２次側の他端と電源】４の正極間に接続された抵抗で
あシ、抵抗値Ｒ，ｔを有する。
１５は非反転入力端子が上記コンデンサ１７を介してパ
ルストランス１１の２次側の一端に接続され、反転入力
端子がパルストランス１１の２次側の他端に接続された
差動型レシーバ、１６は差動型レシーバ１５の出力端子
と非反転入力端子間に接続され、非反転入力端子に正帰
還をかける正帰還用の抵抗であり、抵抗値Ｒ，Ｆを有す
る。
ルストランス１１の２次側の一端に接続され、反転入力
端子がパルストランス１１の２次側の他端に接続された
差動型レシーバ、１６は差動型レシーバ１５の出力端子
と非反転入力端子間に接続され、非反転入力端子に正帰
還をかける正帰還用の抵抗であり、抵抗値Ｒ，Ｆを有す
る。
尚、電源１４の電圧Ｖｔと差動型レシーバ１５のハイレ
ベルの出力電圧ＶＯ）ｌとの関係は、０＜ＶＴ＜ＶＯＲ であるとする。
ベルの出力電圧ＶＯ）ｌとの関係は、０＜ＶＴ＜ＶＯＲ であるとする。
次に上記実施例の動作について説明する。
第１図において、パルストランス１１の１次側に正常に
信号が加えられている場合の動作は前記従来例と同様で
ある。
信号が加えられている場合の動作は前記従来例と同様で
ある。
次に、差動型レシーバ１５の出力がハイレベルのとき、
入力が断となると、差動型レシーバ１５の反転入力端子
の電圧は電源１４の電圧ＶＴとなるが、非反転入力端子
は、抵抗器１６によってプルアップされる形となるので
、電源１４の電圧ＶＴ よシも、 だけ電圧が高くなる。したがって、差動型レシーバ１５
の出力はハイレベルに固定され、不定にならない。
入力が断となると、差動型レシーバ１５の反転入力端子
の電圧は電源１４の電圧ＶＴとなるが、非反転入力端子
は、抵抗器１６によってプルアップされる形となるので
、電源１４の電圧ＶＴ よシも、 だけ電圧が高くなる。したがって、差動型レシーバ１５
の出力はハイレベルに固定され、不定にならない。
逆に、差動型レシーバ１５の出力がロウレベルのときに
入力断となると、差動型レシーバ１５の非反転入力は電
源１↓の電圧Ｖ７よりも低くなるので、出力はロウレベ
ルに固定され、上記と同様に不定にならない。
入力断となると、差動型レシーバ１５の非反転入力は電
源１↓の電圧Ｖ７よりも低くなるので、出力はロウレベ
ルに固定され、上記と同様に不定にならない。
このように、上記実施例によれば、入力が断となった場
合、出力が不定とならず、ハイまたはロウレベルに固定
されるという効果を有する。
合、出力が不定とならず、ハイまたはロウレベルに固定
されるという効果を有する。
したがって、入力断を検出するために、本発明の受信回
路の出力側に！Ｊト！Ｊガラプル単安定マルチバイブレ
ータを接続するのみの簡単な回路で構成することができ
るという利点を有する。
路の出力側に！Ｊト！Ｊガラプル単安定マルチバイブレ
ータを接続するのみの簡単な回路で構成することができ
るという利点を有する。
発明の効果
本発明は上記実施例より明らかなように、差動型レシー
バに正帰還をかけるようにしたものであシ、入力断時に
出力レベルを不定にしないという効果を有する。
バに正帰還をかけるようにしたものであシ、入力断時に
出力レベルを不定にしないという効果を有する。
第１図は本発明の一実施例における受信回路の回路図、
第２図は従来の受信回路の回路図である。 １１・・・パルストランス、１２．１３．１６・・・抵
抗器、１４− ｉ源、１５・・・差動型レシーバ、１７
・・ コンデンサ。
第２図は従来の受信回路の回路図である。 １１・・・パルストランス、１２．１３．１６・・・抵
抗器、１４− ｉ源、１５・・・差動型レシーバ、１７
・・ コンデンサ。
Claims (1)
- １次側に伝送路を通して入力信号が入力されるパルスト
ランスと、このパルストランスから出力された信号を逆
位相でそれぞれ反転入力端子と非反転入力端子に受信す
る差動型レシーバと、電源とそれぞれ上記非反転入力端
子および反転入力端子間に接続され上記電源の電圧を上
記差動型レシーバの高出力レベルと低出力レベルのほぼ
中間の電位にして、上記非反転入力端子と上記反転入力
端子に印加する第１および第２の抵抗器と、上記差動型
レシーバの出力端子と上記非反転入力端子との間に挿入
された第３の抵抗器とを備えた受信回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1342069A JPH03201642A (ja) | 1989-12-27 | 1989-12-27 | 受信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1342069A JPH03201642A (ja) | 1989-12-27 | 1989-12-27 | 受信回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03201642A true JPH03201642A (ja) | 1991-09-03 |
Family
ID=18350918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1342069A Pending JPH03201642A (ja) | 1989-12-27 | 1989-12-27 | 受信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03201642A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5812597A (en) * | 1994-09-21 | 1998-09-22 | Tut Systems, Inc. | Circuit for preventing base line wander of digital signals in a network receiver |
-
1989
- 1989-12-27 JP JP1342069A patent/JPH03201642A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5812597A (en) * | 1994-09-21 | 1998-09-22 | Tut Systems, Inc. | Circuit for preventing base line wander of digital signals in a network receiver |
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