JPS5852830A - 高耐圧半導体装置 - Google Patents
高耐圧半導体装置Info
- Publication number
- JPS5852830A JPS5852830A JP56149546A JP14954681A JPS5852830A JP S5852830 A JPS5852830 A JP S5852830A JP 56149546 A JP56149546 A JP 56149546A JP 14954681 A JP14954681 A JP 14954681A JP S5852830 A JPS5852830 A JP S5852830A
- Authority
- JP
- Japan
- Prior art keywords
- film
- oxide film
- silicon oxide
- silicon
- single crystal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
Landscapes
- Electrodes Of Semiconductors (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は高耐圧半導体装置とその製法に係シ、特に多結
晶シリコン膜を用いた信頼性の高いバンシベーション構
造に関する。
晶シリコン膜を用いた信頼性の高いバンシベーション構
造に関する。
シリコン半導体素子のｐｎ接合の表面保護膜として多結
晶シリコン膜を用いたパッシベーション法がある。多結
晶シリコン膜として酸素や窒素をドープして抵抗率を高
めた半絶縁性多結晶シリコン膜は、歪の発生が少なくて
表面準位密度が低く。
晶シリコン膜を用いたパッシベーション法がある。多結
晶シリコン膜として酸素や窒素をドープして抵抗率を高
めた半絶縁性多結晶シリコン膜は、歪の発生が少なくて
表面準位密度が低く。
外部電荷の影響を遮蔽して高信頼性であり、量産性も良
く、各種の半導体素子に適用される。しかし多結晶シリ
コン膜によるパッシベーション法は、プロセス的には選
択エツチングが困難であること、素子特性面ではトラン
ジスタの電流増幅率ｈＦＥの低下の問題点がある。即ち
、多結晶シリコン膜のバツ７ベーション工程後にコンタ
クトホール形成のだめの選択エツチングが必要であるが
、多結晶シリコン膜はシリコン単結晶基体（半導体素子
）と同様のエッチャントが必要なため単結晶基体との境
界でエツチングを停止することが難しい。エツチング量
が多過ぎても少な過ぎても電極のコンタクト不良を引起
こす。このため多結晶シリコン膜の組成及びエツチング
方法の両者の面から検討されているが、素子特性上鏝も
有効なドーパント濃度の低い多結晶シリコン膜の選択エ
ツチング方法は極めて難しい。一方１．トランジスタの
電流増幅率ｈＦＥの低下は、エミッタ接合の表面のパッ
シベーション膜中のリーク電流が大きいために起こる。
く、各種の半導体素子に適用される。しかし多結晶シリ
コン膜によるパッシベーション法は、プロセス的には選
択エツチングが困難であること、素子特性面ではトラン
ジスタの電流増幅率ｈＦＥの低下の問題点がある。即ち
、多結晶シリコン膜のバツ７ベーション工程後にコンタ
クトホール形成のだめの選択エツチングが必要であるが
、多結晶シリコン膜はシリコン単結晶基体（半導体素子
）と同様のエッチャントが必要なため単結晶基体との境
界でエツチングを停止することが難しい。エツチング量
が多過ぎても少な過ぎても電極のコンタクト不良を引起
こす。このため多結晶シリコン膜の組成及びエツチング
方法の両者の面から検討されているが、素子特性上鏝も
有効なドーパント濃度の低い多結晶シリコン膜の選択エ
ツチング方法は極めて難しい。一方１．トランジスタの
電流増幅率ｈＦＥの低下は、エミッタ接合の表面のパッ
シベーション膜中のリーク電流が大きいために起こる。
この対策として、エミッタ接合のパッシベーションは熱
酸化膜を利用する方法や多結晶シリコン膜を除去してか
ら気相反応でシリコン酸化膜を被覆する方法等が提案さ
れているが、上記の多結晶シリコン膜の選択エツチング
の問題と絡ってプロセス的に繁雑となっている。
酸化膜を利用する方法や多結晶シリコン膜を除去してか
ら気相反応でシリコン酸化膜を被覆する方法等が提案さ
れているが、上記の多結晶シリコン膜の選択エツチング
の問題と絡ってプロセス的に繁雑となっている。
本発明の目的は、高耐圧高信頼性の特徴を有し、しかも
高電流増幅率で製造プロセスが容易な多結晶シリコン膜
でパッシベーションした高耐圧半導体装置とその製法を
提供するにある。
高電流増幅率で製造プロセスが容易な多結晶シリコン膜
でパッシベーションした高耐圧半導体装置とその製法を
提供するにある。
本発明の特徴とするところは、拡散工程の完了したシリ
コン単結晶基体において主整流接合が表面に露出する部
分のシリコン酸化膜を除去し、コンタクト領域及びエミ
ッタ接合が表面に露出する部分はシリコン酸化膜を残し
てから多結晶シリコン膜及びシリコン酸化膜を順次シリ
コン単結晶基体表面に形成し、シリコン酸化膜、多結晶
シリコンおよびシリコン酸化膜を通して所定位置にコン
タクトホールを設け、露出したシリコン単結晶基体に電
極をコンタクトすることにある。
コン単結晶基体において主整流接合が表面に露出する部
分のシリコン酸化膜を除去し、コンタクト領域及びエミ
ッタ接合が表面に露出する部分はシリコン酸化膜を残し
てから多結晶シリコン膜及びシリコン酸化膜を順次シリ
コン単結晶基体表面に形成し、シリコン酸化膜、多結晶
シリコンおよびシリコン酸化膜を通して所定位置にコン
タクトホールを設け、露出したシリコン単結晶基体に電
極をコンタクトすることにある。
以下本発明を実施例を示す図面に基づいて詳細に説明す
る。
る。
第１図（ａ）は耐圧が１６００Ｖでｎｐｎプレーナ型ト
ランジスタを得るための拡散工程が完了した状態の断面
模式図である。抵抗率が９０〜１０００ｍ、厚さが２８
０μｍのシリコン単結晶基体１０に、高濃度コレクタ用
のリン拡散層１１、深さが３５μｍのベース用ポロン拡
散層１２、深さが１０μｍのエミッタ用リン拡散層１３
を形成したものである。ベース層１２の周囲には耐圧を
保持する主整流接合Ｊｃ の逆バイアス時の電界強度を
低減させるためのｐ＋ ガードリング層１４が形成しで
ある。シリコン単結晶基体１０の表面は拡散の熱処理に
よりシリコン酸化膜１５が形成されている。
ランジスタを得るための拡散工程が完了した状態の断面
模式図である。抵抗率が９０〜１０００ｍ、厚さが２８
０μｍのシリコン単結晶基体１０に、高濃度コレクタ用
のリン拡散層１１、深さが３５μｍのベース用ポロン拡
散層１２、深さが１０μｍのエミッタ用リン拡散層１３
を形成したものである。ベース層１２の周囲には耐圧を
保持する主整流接合Ｊｃ の逆バイアス時の電界強度を
低減させるためのｐ＋ ガードリング層１４が形成しで
ある。シリコン単結晶基体１０の表面は拡散の熱処理に
よりシリコン酸化膜１５が形成されている。
第１図（ｂ）は主整流接合Ｊｃ が表面に露出する部分
のシリコン酸化膜１５をフッ酸フフ化アンモニウム混合
液でエツチング除去し、更にシリコン単結晶基体１０の
表面の歪層を取除くためフッ酸硝酸混合液でエツチング
した状態を示す。ここでシリコン酸化膜１５を除去する
領域は、主整流接合Ｊｃ の逆バイアス時に空乏層が広
がる領域の端部が表面に露出する領域である。
のシリコン酸化膜１５をフッ酸フフ化アンモニウム混合
液でエツチング除去し、更にシリコン単結晶基体１０の
表面の歪層を取除くためフッ酸硝酸混合液でエツチング
した状態を示す。ここでシリコン酸化膜１５を除去する
領域は、主整流接合Ｊｃ の逆バイアス時に空乏層が広
がる領域の端部が表面に露出する領域である。
第１図（Ｃ）は、上記シリコン単結晶基体１０の表面に
多結晶シリコン膜１６及びシリコン酸化膜１７を順次形
成し焼しめた状態を示す。ここで多結晶シリコン膜１６
は６３０〜６４０Ｃでモノシランと亜酸化窒素を用いた
気相反応で形成し、酸素を２０％（原子比）含み、厚さ
は約０．５．ｕｍである。シリコン酸化膜１７は３８０
〜４１０Ｃでモノシランと酸素を用いた気相反応で形成
し、厚さは約０．２μｍである。多結晶シリコン１６と
シリコン酸化膜１７は同一の気相反応装置で連続して形
成できる。焼しめは９５０Ｃ１３０分間窒素気流中とし
た。
多結晶シリコン膜１６及びシリコン酸化膜１７を順次形
成し焼しめた状態を示す。ここで多結晶シリコン膜１６
は６３０〜６４０Ｃでモノシランと亜酸化窒素を用いた
気相反応で形成し、酸素を２０％（原子比）含み、厚さ
は約０．５．ｕｍである。シリコン酸化膜１７は３８０
〜４１０Ｃでモノシランと酸素を用いた気相反応で形成
し、厚さは約０．２μｍである。多結晶シリコン１６と
シリコン酸化膜１７は同一の気相反応装置で連続して形
成できる。焼しめは９５０Ｃ１３０分間窒素気流中とし
た。
第１図（ｄ）はエミッタ電極及びベース電極用にシ
。
。
リコン酸化膜１７−多結晶シリコン膜１６−シリコン酸
化膜１５の３層をホトエツチングし、コンタクトホール
１８，１９’ｉ形成した状態を示す。
化膜１５の３層をホトエツチングし、コンタクトホール
１８，１９’ｉ形成した状態を示す。
ｔ ｆ −／ ＩＪコン酸化膜１７２ｉｉ−フッ酸・フ
ッ化アンモニウム混合液（１：６の容量比）で、次に多
結晶シリコン膜をフッ酸・硝酸・酢酸混合液（１：２：
６の容量比）で、更にもう一度シリコン酸化膜１５を前
記の液でエツチングした。この方法により、フッ酸・硝
酸・酢酸混合液による多結晶シリコン膜１６のエツチン
グは下のシリコン酸化膜１５で停止でき、シリコン単結
晶基体１０、特に高濃度拡散層１２．１３には損傷を与
えずコンタクトホール１８，１９窓開けができた。
ッ化アンモニウム混合液（１：６の容量比）で、次に多
結晶シリコン膜をフッ酸・硝酸・酢酸混合液（１：２：
６の容量比）で、更にもう一度シリコン酸化膜１５を前
記の液でエツチングした。この方法により、フッ酸・硝
酸・酢酸混合液による多結晶シリコン膜１６のエツチン
グは下のシリコン酸化膜１５で停止でき、シリコン単結
晶基体１０、特に高濃度拡散層１２．１３には損傷を与
えずコンタクトホール１８，１９窓開けができた。
第１図（ｅ）はリフトオフ法によりベース電極２０及び
エミッタ電極２１を形成した状態を示す。電極材料はク
ロム・ニッケル・銀を順次連続して蒸着し、その後４７
５Ｃ窒素気流中で熱処理しシンタリングとリフトオフし
た。
エミッタ電極２１を形成した状態を示す。電極材料はク
ロム・ニッケル・銀を順次連続して蒸着し、その後４７
５Ｃ窒素気流中で熱処理しシンタリングとリフトオフし
た。
以下、従来の組立て工程と同様にペレタイズ、ヒートシ
ンクへのマウント、エミッタ電極及ヒヘース電極の半田
付け、パッケージングの工程を経てトランジスタができ
あがる。
ンクへのマウント、エミッタ電極及ヒヘース電極の半田
付け、パッケージングの工程を経てトランジスタができ
あがる。
第２図は上記トランジスタのコレクタ電流Ｉｃと電流増
幅率ｈＦＥの関係を示す。曲線人は本発明によるもの、
曲線Ｂは半導体基体の表面全面即ちエミッタ接合も多結
晶シリコン膜でパッシベーションした従来法によるもの
である。従来法ではｈｒｇは大幅に低下しているが、本
発明になる半導体装置では、熱酸化膜−リンガラス膜パ
ッシベーションのものと同様のｈＦＫが得られた。また
本発明になるトランジスタはコレクタ・エミッタ耐圧Ｂ
ＶＣＥＯは温度１５０Ｃ、リーク電流０．１ ｍ Ａで
１８５０Ｖ、１５０Ｃ１１０００時間の直流１６００Ｖ
のブロッキングテストでもリーク電流の変動はなかった
。
幅率ｈＦＥの関係を示す。曲線人は本発明によるもの、
曲線Ｂは半導体基体の表面全面即ちエミッタ接合も多結
晶シリコン膜でパッシベーションした従来法によるもの
である。従来法ではｈｒｇは大幅に低下しているが、本
発明になる半導体装置では、熱酸化膜−リンガラス膜パ
ッシベーションのものと同様のｈＦＫが得られた。また
本発明になるトランジスタはコレクタ・エミッタ耐圧Ｂ
ＶＣＥＯは温度１５０Ｃ、リーク電流０．１ ｍ Ａで
１８５０Ｖ、１５０Ｃ１１０００時間の直流１６００Ｖ
のブロッキングテストでもリーク電流の変動はなかった
。
第３図は本発明になる耐圧が６００ｖのブレーナ型サイ
リスタ３０の断面模式図を示す。従来のブレーナ型サイ
リスタと同様の拡散工程全完了し、Ｐエミッタ層３１、
ｎベース層３２、Ｐベース層３３、ｎエミツタ層３４を
形成した後、拡散工程で形成された熱酸化膜３５の一部
を除去し、その上に多結晶シリコン膜３６．シリコン酸
化膜３７を形成した。ここで主整流接合は逆方向及び順
方向の両者の耐圧を保持する３８及び３９であシ。
リスタ３０の断面模式図を示す。従来のブレーナ型サイ
リスタと同様の拡散工程全完了し、Ｐエミッタ層３１、
ｎベース層３２、Ｐベース層３３、ｎエミツタ層３４を
形成した後、拡散工程で形成された熱酸化膜３５の一部
を除去し、その上に多結晶シリコン膜３６．シリコン酸
化膜３７を形成した。ここで主整流接合は逆方向及び順
方向の両者の耐圧を保持する３８及び３９であシ。
この接合の逆バイアス時の空乏層が広がる領域が表面に
露出する部分に直接多結晶シリコン膜３６が堆積しであ
る。一方、ｎエミツタ層３４とｐベース層３３の接合４
０の表面は、シリコン酸化膜３５・多結晶シリコン膜３
６−シリコン酸化膜３７の３層構造である。カソード及
びゲート電極４１．４２は３Ｊｉ構造のパッシベーショ
ン膜をホトエツチングした後、アルミニウム蒸着膜をリ
フトオフ法で形成した。
露出する部分に直接多結晶シリコン膜３６が堆積しであ
る。一方、ｎエミツタ層３４とｐベース層３３の接合４
０の表面は、シリコン酸化膜３５・多結晶シリコン膜３
６−シリコン酸化膜３７の３層構造である。カソード及
びゲート電極４１．４２は３Ｊｉ構造のパッシベーショ
ン膜をホトエツチングした後、アルミニウム蒸着膜をリ
フトオフ法で形成した。
第４図は第３図に示したブレーナ型サイリスタのゲート
トリガ電流の分布を示す。ａ群のグラフは本発明による
ものであり、高感度でしかもばらつきが小さい。ｂ群の
グラフは比較のため従来法に従ってシリコン単結晶基体
の表面全面を直接多結晶シリコン膜でパッシベーション
したものである。サイリスタのゲート感度が悪くしかも
ばらつきが大きい。これはパッシベーション膜中のリー
ク電流のため感度が悪くなり、またコンタクトホール形
成のため多結晶シリコン膜をエツチングする際終点が明
確に判定できないためｐペース層表面のエツチングにば
らつきが生じただめである。
トリガ電流の分布を示す。ａ群のグラフは本発明による
ものであり、高感度でしかもばらつきが小さい。ｂ群の
グラフは比較のため従来法に従ってシリコン単結晶基体
の表面全面を直接多結晶シリコン膜でパッシベーション
したものである。サイリスタのゲート感度が悪くしかも
ばらつきが大きい。これはパッシベーション膜中のリー
ク電流のため感度が悪くなり、またコンタクトホール形
成のため多結晶シリコン膜をエツチングする際終点が明
確に判定できないためｐペース層表面のエツチングにば
らつきが生じただめである。
以上説明したように本発明によれば、高耐圧高信頼でし
かも高電流増幅率の半導体装置を、極め−Ｕｕ＋ｉなパ
ッシベーションプロセスで製造できる。
かも高電流増幅率の半導体装置を、極め−Ｕｕ＋ｉなパ
ッシベーションプロセスで製造できる。
同、本発明は第１図、第３図に示したトランジスタ、サ
イリスタの各層の導電型を反転させても同様な効果が得
られる。
イリスタの各層の導電型を反転させても同様な効果が得
られる。
第１図（ａ）〜（ｅ）は本発明の一実施例になる高耐圧
半導体装置を製造工程毎に示す断面模式図、第２図は第
１図に示す高耐圧半導体装置の特性と従来法になる半導
体装置の特性の比較図、第３図は本発明の他の実施例に
なる高耐圧半導体装置を示す断面模式図、第４図は第３
図に示す高耐圧半導体装置と従来法になる半導体装置の
特性の比較図である。 １０・・・シリコン単結晶基体、１１・・・高濃度コレ
クタ用リン拡散層、１２・・・ベース用ボロン拡散層。 １３・・・エミッタ用リン拡散層、１４・・・ｐ＋ガー
ドリング層、１５・・・シリコン酸化膜、１６・・・多
結晶シリコン膜、１７・・・シリコン酸化膜、１８．１
９・・・コンタクトホール、２０・・・ベースｉ［極、
２１・・・エミッタ電極、 Ｊｃ ・・・主整流接合
。 鵠 ｔｎ ′１／Ｊ ２ 図 ｎ ｔ ／ ／Ｄコ
レ７７電流ｒｃｃＡ） 第 Ｊ 図 １、！！ 口 υ
半導体装置を製造工程毎に示す断面模式図、第２図は第
１図に示す高耐圧半導体装置の特性と従来法になる半導
体装置の特性の比較図、第３図は本発明の他の実施例に
なる高耐圧半導体装置を示す断面模式図、第４図は第３
図に示す高耐圧半導体装置と従来法になる半導体装置の
特性の比較図である。 １０・・・シリコン単結晶基体、１１・・・高濃度コレ
クタ用リン拡散層、１２・・・ベース用ボロン拡散層。 １３・・・エミッタ用リン拡散層、１４・・・ｐ＋ガー
ドリング層、１５・・・シリコン酸化膜、１６・・・多
結晶シリコン膜、１７・・・シリコン酸化膜、１８．１
９・・・コンタクトホール、２０・・・ベースｉ［極、
２１・・・エミッタ電極、 Ｊｃ ・・・主整流接合
。 鵠 ｔｎ ′１／Ｊ ２ 図 ｎ ｔ ／ ／Ｄコ
レ７７電流ｒｃｃＡ） 第 Ｊ 図 １、！！ 口 υ
Claims (1)
- 【特許請求の範囲】 １、耐圧を保持する主整流接合カー主表面に露出したシ
リコン単結晶基体、上記シリコン単結晶基体の上記主整
流接合の露出部％−ｆｌ（いて設けられｌ第１のシリコ
ン酸化膜、上記−・１１二ン酉゛化膜および上記主整流
接合の露出部上ＶＣＵ、ｋｔられた多結１１・１シリコ
ン膜、上記多結晶シリコ〉ν上に設置ｊりれた第２のシ
リコン酸化膜、上記第１のシリコン酸化膜、多結晶シリ
コン膜および塀・２のシリコン酸化膜の３層構造のパシ
ベーション膜の所定部分に窓開けして上記シリコン単結
晶基体を露出せしめ、ここから電極をコンタクトしてい
ることを特徴とする高耐圧半導体装置。 ２、 シリコン単結晶基体にその一主表面に耐圧を保持
する主整流接合が露出するように不純物を拡散する工程
、上記主整流接合の露出部を除いて第１のシリコン酸化
膜を設ける工程、上記主整流接合の露出部および第１の
シリコン酸化膜上に多結晶シリコン膜を設ける工程、上
記多結晶シリコン膜上に第２のシリコン酸化騰を設ける
工程、上記第１のシリコン酸化膜、多結晶シリコン膜お
よび第２のシリコン酸化膜の３層構造のパシベーション
膜の所定部分をシリコン酸化膜および多結晶シリコン膜
のそれぞれに対するエラチャントラ用いて窓開けする工
程、上記窓開けにより露出した上記シリコン単結晶基体
に電極をコンタクトする工程とからなることを特徴とす
る高耐圧半導体装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56149546A JPS5852830A (ja) | 1981-09-24 | 1981-09-24 | 高耐圧半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56149546A JPS5852830A (ja) | 1981-09-24 | 1981-09-24 | 高耐圧半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5852830A true JPS5852830A (ja) | 1983-03-29 |
| JPS644665B2 JPS644665B2 (ja) | 1989-01-26 |
Family
ID=15477509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56149546A Granted JPS5852830A (ja) | 1981-09-24 | 1981-09-24 | 高耐圧半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5852830A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61248481A (ja) * | 1985-04-25 | 1986-11-05 | Nippon Denso Co Ltd | 半導体装置の製造方法 |
| EP0756319A3 (en) * | 1995-07-28 | 1998-01-07 | Motorola, Inc. | Reduced stress isolation for SOI devices and a method for fabricating |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51130171A (en) * | 1975-05-07 | 1976-11-12 | Sony Corp | Semiconductor device |
| JPS57113257A (en) * | 1981-01-06 | 1982-07-14 | Oki Electric Ind Co Ltd | Manufacture of semiconductor device |
-
1981
- 1981-09-24 JP JP56149546A patent/JPS5852830A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51130171A (en) * | 1975-05-07 | 1976-11-12 | Sony Corp | Semiconductor device |
| JPS57113257A (en) * | 1981-01-06 | 1982-07-14 | Oki Electric Ind Co Ltd | Manufacture of semiconductor device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61248481A (ja) * | 1985-04-25 | 1986-11-05 | Nippon Denso Co Ltd | 半導体装置の製造方法 |
| EP0756319A3 (en) * | 1995-07-28 | 1998-01-07 | Motorola, Inc. | Reduced stress isolation for SOI devices and a method for fabricating |
| US6627511B1 (en) | 1995-07-28 | 2003-09-30 | Motorola, Inc. | Reduced stress isolation for SOI devices and a method for fabricating |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS644665B2 (ja) | 1989-01-26 |
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