JPS6135705B2 - - Google Patents
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- JPS6135705B2 JPS6135705B2 JP51035824A JP3582476A JPS6135705B2 JP S6135705 B2 JPS6135705 B2 JP S6135705B2 JP 51035824 A JP51035824 A JP 51035824A JP 3582476 A JP3582476 A JP 3582476A JP S6135705 B2 JPS6135705 B2 JP S6135705B2
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- silicon
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- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P32/00—Diffusion of dopants within, into or out of wafers, substrates or parts of devices
- H10P32/10—Diffusion of dopants within, into or out of semiconductor bodies or layers
- H10P32/17—Diffusion of dopants within, into or out of semiconductor bodies or layers characterised by the semiconductor material
- H10P32/171—Diffusion of dopants within, into or out of semiconductor bodies or layers characterised by the semiconductor material being group IV material
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P32/00—Diffusion of dopants within, into or out of wafers, substrates or parts of devices
- H10P32/10—Diffusion of dopants within, into or out of semiconductor bodies or layers
- H10P32/14—Diffusion of dopants within, into or out of semiconductor bodies or layers within a single semiconductor body or layer in a solid phase; between different semiconductor bodies or layers, both in a solid phase
- H10P32/1408—Diffusion of dopants within, into or out of semiconductor bodies or layers within a single semiconductor body or layer in a solid phase; between different semiconductor bodies or layers, both in a solid phase from or through or into an external applied layer, e.g. photoresist or nitride layers
- H10P32/1414—Diffusion of dopants within, into or out of semiconductor bodies or layers within a single semiconductor body or layer in a solid phase; between different semiconductor bodies or layers, both in a solid phase from or through or into an external applied layer, e.g. photoresist or nitride layers the applied layer being silicon, silicide or SIPOS, e.g. polysilicon or porous silicon
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P32/00—Diffusion of dopants within, into or out of wafers, substrates or parts of devices
- H10P32/30—Diffusion for doping of conductive or resistive layers
- H10P32/302—Doping polycrystalline silicon or amorphous silicon layers
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/914—Doping
- Y10S438/923—Diffusion through a layer
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/96—Porous semiconductor
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- Bipolar Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置に関し、特に好ましくは超
小形半導体装置の製造方法に関するものである。
小形半導体装置の製造方法に関するものである。
従来の半導体技術に於いては、半導体装置の高
周波特性を向上させる目的で、寄性容量成分を減
ずるために接合面積を縮少し、寄性抵抗成分を減
ずるために接合部間の距離を縮める努力が払われ
てきた。しかるに従来技術では、各々のパターン
加工精度からきまる最少間隔の他に、各々のパタ
ーン間を相対的に合わせるためにパターン間にあ
る程度の距離を必要とし、よつて接合面積も接合
−電極間の距離も共に加工精度できまる最小単位
より大きくならざるを得なかつた。
周波特性を向上させる目的で、寄性容量成分を減
ずるために接合面積を縮少し、寄性抵抗成分を減
ずるために接合部間の距離を縮める努力が払われ
てきた。しかるに従来技術では、各々のパターン
加工精度からきまる最少間隔の他に、各々のパタ
ーン間を相対的に合わせるためにパターン間にあ
る程度の距離を必要とし、よつて接合面積も接合
−電極間の距離も共に加工精度できまる最小単位
より大きくならざるを得なかつた。
本発明の目的は微小接合面積を有する超小形半
導体装置を容易かつ、確実に得ることのできる新
規な製造方法を提供することにある。
導体装置を容易かつ、確実に得ることのできる新
規な製造方法を提供することにある。
本発明によれば、第１図Ｃに示す如く、半導体
単結晶基板領域１にPN接合７を有しかつ、PN接
合により分離される単結晶領域に各々、オーム接
続しかつ周囲を絶縁被膜１０で囲まれて互に電気
絶縁された電極配線路８及び９を有しかつ本質的
に平担な表面を有する半導体装置を得ることがで
きる。
単結晶基板領域１にPN接合７を有しかつ、PN接
合により分離される単結晶領域に各々、オーム接
続しかつ周囲を絶縁被膜１０で囲まれて互に電気
絶縁された電極配線路８及び９を有しかつ本質的
に平担な表面を有する半導体装置を得ることがで
きる。
本発明によれば、前記電極配線路８及び９と
PN接合７を本質的には唯一枚のマスクパターン
で形成することができる。したがつて接合―電極
間の距離は、従来のようなパターン間の相対的位
置合せの如き人為的操作に一切無関係に決定さ
れ、為に極めて超小形かつ高性能の半導体装置を
容易かつ確実に得ることができる。
PN接合７を本質的には唯一枚のマスクパターン
で形成することができる。したがつて接合―電極
間の距離は、従来のようなパターン間の相対的位
置合せの如き人為的操作に一切無関係に決定さ
れ、為に極めて超小形かつ高性能の半導体装置を
容易かつ確実に得ることができる。
本発明の原理は、第１図Ａ〜Ｃに示す如く、開
口を有する絶縁被膜２で覆われた半導体単結晶基
板１の一主面に多結晶シリコン薄層３を生成し、
しかるのち、表面の所望部分から第１種の不純物
元素を基板との界面に達する深さに導入して不純
物添加領域４を形成し、かつ前記表面の所望部分
にのみ第１の絶縁被膜５を残存させる。この際に
領域４は不純物元素の熱拡散現象により前記表面
の所望部分より若干広がつて形成される（第１図
Ａ）。次に、不純物添加シリコンと未添加シリコ
ンの電気的或は化学的性質の差を利用して露出表
面を有する不純物添加領域を選択的に基板との界
面に達する深さに絶縁物質６に変換し（第１図
Ｂ）、しかるのち不純物未添加領域を通じて第２
種の不純物元素を基板との界面に達する深さにま
で導入することにより、PN接合７及び電気絶縁
物１０により互に分離された電極配線路８，９
（第１図Ｃ）を形成することにある。
口を有する絶縁被膜２で覆われた半導体単結晶基
板１の一主面に多結晶シリコン薄層３を生成し、
しかるのち、表面の所望部分から第１種の不純物
元素を基板との界面に達する深さに導入して不純
物添加領域４を形成し、かつ前記表面の所望部分
にのみ第１の絶縁被膜５を残存させる。この際に
領域４は不純物元素の熱拡散現象により前記表面
の所望部分より若干広がつて形成される（第１図
Ａ）。次に、不純物添加シリコンと未添加シリコ
ンの電気的或は化学的性質の差を利用して露出表
面を有する不純物添加領域を選択的に基板との界
面に達する深さに絶縁物質６に変換し（第１図
Ｂ）、しかるのち不純物未添加領域を通じて第２
種の不純物元素を基板との界面に達する深さにま
で導入することにより、PN接合７及び電気絶縁
物１０により互に分離された電極配線路８，９
（第１図Ｃ）を形成することにある。
次に本発明をより良く理解するために実施例を
あげて説明する。第２図Ａ〜Ｈに本発明の好まし
い実施例としてバイポーラトランジスタの製造に
本発明を適用した例を示す。まず初めに、Ｎ形半
導体単結晶基板１１（コレクタ領域）に衆知の選
択拡散技術を用いてＰ形半導体領域１３（ベース
領域）を形成し、基板１１の表面を覆うシリコン
酸化膜１２の所望部分を除去して半導体結晶表面
を露出する開口部１４を設ける（第２図Ａ）。次
いで基板表面の全面にわたつて0.5ミクロン厚の
多結晶シリコン薄膜１５と0.1ミクロン厚のシリ
コン窒化膜１６を気相反応により生成する（第２
図Ｂ）。次に、シリコン窒化膜１６の所望部分を
除去して多結晶シリコンの表面を露出する開口部
１７を設け、熱拡散法により硼素を前記Ｐ形半導
体領域１３に達する深さに導入する。この際に、
硼素は深さ方向と同様に横方向にも拡散され、硼
素添加領域１８は前記開口部１７の外側に若干距
離だけ広がつた面の下方に形成される（第２図
Ｃ）。次に熱酸化処理を施こして開口部１７によ
り露出されている多結晶シリコンの表面に0.2ミ
クロン厚のシリコン酸化膜１９を形成したのち、
この基板を150℃に加熱した70％リン酸溶液に30
分間浸けてシリコン窒化膜を除去する。この処理
により不純物元素未添加の多結晶シリコン領域２
０及び硼素添加領域１８の周辺部、即ち前記開口
部１７より外側に拡散して広がつた部分、の表面
が露出される（第２図Ｄ）。次に基板表面の全面
にわたつて0.1ミクロン厚のシリコン窒化膜２１
を気相反応により生成したのち（第２図Ｅ）、こ
の基板をエチレングリコールに硼酸アンモニウム
を飽和させた電解液に浸け、基板側に＋200Vを
印加して30分間陽極酸化を行なう。この処理によ
り、直接多結晶シリコンに接着した部分のシリコ
ン窒化膜がシリコン酸化物に変換される。陽極酸
化処理後、弗酸溶液に浸してシリコン酸化物を除
去し、再び多結晶シリコンの表面を露出させる
（第２図Ｆ）。次にこの基板を弗酸溶液に浸け、基
板側に正の電圧を印加して化成処理を施こす。衆
知の如く、シリコンを弗酸中で化成すると加えた
電気量に比例した量だけ多孔質シリコンに変質す
る。一方、不純物元素未添加の多結晶シリコンは
電気伝導度が極めて低いため、化成電流は前記の
硼素添加領域１８に集中し、露出表面を有する領
域１８の周辺部が選択的に化成されて多孔質シリ
コンに変質される。本実施例の場合、１平方セン
チメートル当り10ミリアンペアの割合の電流で定
電流化成を１分間おこなうのが適切である。この
処理により領域１８の周辺部のみが基板との界面
に達する深さまで多孔質化され、他の部分はほと
んど化成されないで残存する。なお、シリコン窒
化膜も弗酸に若干量溶解されるがその割合は１分
間当り約0.02ミクロン程度であるから、本実施例
の場合、十分にマスク作用を果すことができる。
次いでこの基板に熱酸化処理を施こし、多孔質シ
リコン領域をシリコン酸化物２２に変換する。こ
の際に前記不純物元素未添加領域２０の表面にも
薄くシリコン酸化膜が生成されるので処理後弗酸
液に浸してこの薄いシリコン酸化膜を除去してシ
リコン領域２０を露出させる（第２図Ｇ）。次に
熱拡散法によりリンを半導体基板にまで達する深
さに導入する。この処理により不純物未添加の多
結晶シリコン領域２０及びこれに接する半導体単
結晶領域の一部２３にリンが添加されエミツタ接
合２４が形成される（第２図Ｈ）。以上の製造工
程により、Ｎ形半導体基板１１をコレクタ、Ｐ形
半導体領域１３をベース、Ｎ形半導体領域２３を
エミツタとし、Ｐ形多結晶シリコン薄膜領域１８
をベース電極配線路、Ｎ形多結晶シリコン薄膜領
域２５をエミツタ電極配線路とする、NPNトラ
ンジスタが形成された。最後に各々、Ｐ形Ｎ形多
結晶シリコン薄膜領域の所望部分に外部リード接
続用の金属電極端子を取付けてトランジスタが完
成する。
あげて説明する。第２図Ａ〜Ｈに本発明の好まし
い実施例としてバイポーラトランジスタの製造に
本発明を適用した例を示す。まず初めに、Ｎ形半
導体単結晶基板１１（コレクタ領域）に衆知の選
択拡散技術を用いてＰ形半導体領域１３（ベース
領域）を形成し、基板１１の表面を覆うシリコン
酸化膜１２の所望部分を除去して半導体結晶表面
を露出する開口部１４を設ける（第２図Ａ）。次
いで基板表面の全面にわたつて0.5ミクロン厚の
多結晶シリコン薄膜１５と0.1ミクロン厚のシリ
コン窒化膜１６を気相反応により生成する（第２
図Ｂ）。次に、シリコン窒化膜１６の所望部分を
除去して多結晶シリコンの表面を露出する開口部
１７を設け、熱拡散法により硼素を前記Ｐ形半導
体領域１３に達する深さに導入する。この際に、
硼素は深さ方向と同様に横方向にも拡散され、硼
素添加領域１８は前記開口部１７の外側に若干距
離だけ広がつた面の下方に形成される（第２図
Ｃ）。次に熱酸化処理を施こして開口部１７によ
り露出されている多結晶シリコンの表面に0.2ミ
クロン厚のシリコン酸化膜１９を形成したのち、
この基板を150℃に加熱した70％リン酸溶液に30
分間浸けてシリコン窒化膜を除去する。この処理
により不純物元素未添加の多結晶シリコン領域２
０及び硼素添加領域１８の周辺部、即ち前記開口
部１７より外側に拡散して広がつた部分、の表面
が露出される（第２図Ｄ）。次に基板表面の全面
にわたつて0.1ミクロン厚のシリコン窒化膜２１
を気相反応により生成したのち（第２図Ｅ）、こ
の基板をエチレングリコールに硼酸アンモニウム
を飽和させた電解液に浸け、基板側に＋200Vを
印加して30分間陽極酸化を行なう。この処理によ
り、直接多結晶シリコンに接着した部分のシリコ
ン窒化膜がシリコン酸化物に変換される。陽極酸
化処理後、弗酸溶液に浸してシリコン酸化物を除
去し、再び多結晶シリコンの表面を露出させる
（第２図Ｆ）。次にこの基板を弗酸溶液に浸け、基
板側に正の電圧を印加して化成処理を施こす。衆
知の如く、シリコンを弗酸中で化成すると加えた
電気量に比例した量だけ多孔質シリコンに変質す
る。一方、不純物元素未添加の多結晶シリコンは
電気伝導度が極めて低いため、化成電流は前記の
硼素添加領域１８に集中し、露出表面を有する領
域１８の周辺部が選択的に化成されて多孔質シリ
コンに変質される。本実施例の場合、１平方セン
チメートル当り10ミリアンペアの割合の電流で定
電流化成を１分間おこなうのが適切である。この
処理により領域１８の周辺部のみが基板との界面
に達する深さまで多孔質化され、他の部分はほと
んど化成されないで残存する。なお、シリコン窒
化膜も弗酸に若干量溶解されるがその割合は１分
間当り約0.02ミクロン程度であるから、本実施例
の場合、十分にマスク作用を果すことができる。
次いでこの基板に熱酸化処理を施こし、多孔質シ
リコン領域をシリコン酸化物２２に変換する。こ
の際に前記不純物元素未添加領域２０の表面にも
薄くシリコン酸化膜が生成されるので処理後弗酸
液に浸してこの薄いシリコン酸化膜を除去してシ
リコン領域２０を露出させる（第２図Ｇ）。次に
熱拡散法によりリンを半導体基板にまで達する深
さに導入する。この処理により不純物未添加の多
結晶シリコン領域２０及びこれに接する半導体単
結晶領域の一部２３にリンが添加されエミツタ接
合２４が形成される（第２図Ｈ）。以上の製造工
程により、Ｎ形半導体基板１１をコレクタ、Ｐ形
半導体領域１３をベース、Ｎ形半導体領域２３を
エミツタとし、Ｐ形多結晶シリコン薄膜領域１８
をベース電極配線路、Ｎ形多結晶シリコン薄膜領
域２５をエミツタ電極配線路とする、NPNトラ
ンジスタが形成された。最後に各々、Ｐ形Ｎ形多
結晶シリコン薄膜領域の所望部分に外部リード接
続用の金属電極端子を取付けてトランジスタが完
成する。
次に第３図Ａ〜Ｊを参照して、バイポーラトラ
ンジスタの製造に本発明の他の好ましい実施例を
適用した例を示す。Ｎ形半導体単結晶基板３１の
一主面を覆う絶縁被膜３２の所望部分に基板３１
の結晶表面を露出する開口部を設けたのち、基板
表面の全面にわたつて0.5ミクロン厚の多結晶シ
リコン薄膜３３と0.1ミクロン厚のシリコン窒化
膜３４を気相反応により生成する（第３図Ａ）。
次にシリコン窒化膜３４の所望部分３５を残して
他の部分を除去し多結晶シリコンの表面を露出さ
せる（第３図Ｂ，B′）。次に前記の実施例と同様
に、熱拡散法により硼素をＮ形半導体基板３１に
達する深さに導入し、熱酸化処理によつて前記露
出した多結晶シリコンの表面に0.3ミクロン厚の
シリコン酸化膜３６を形成したのち、シリコン窒
化膜３５を除去する（第３図Ｃ）。この際にも前
記実施例に於けると同様に、硼素の横方向拡散の
ため硼素添加領域３７はシリコン酸化膜３６の下
部及び酸化膜の端より外側に若干距離だけ広がつ
て形成される。次に、シリコン酸化膜３６の所望
部分を残して他の部分を除去する（第３図Ｄ）。
この処理により、前記硼素添加領域３７のうち将
来ベース電極配線路となるべき部分を覆うシリコ
ン酸化膜３８が、次工程で化成電流供給路となる
べき部分を覆うシリコン酸化膜３６から分離さ
れ、硼素添加領域の一部及び不純物元素未添加領
域の表面が露出される（第３図D′）。次にこの基
板を、エチレングリコールに硼酸アンモニウムを
飽和させた電解液に浸け、前記硼素添加領域３７
に＋100Vを印加して定電圧化成を行なう。この
処理により、硼素添加領域の露出表面部は陽極酸
化されて漸次多孔質シリコン酸化物３９に変換さ
れてゆく。この際に、不純物元素未添加領域は表
面が露出されているが、電気伝導度が極めて低い
ため化成電流が流れず、この領域には陽極酸化反
応が起らない。一方、電気伝導度の高い硼素添加
領域は漸次シリコン酸化物３９に変換されてゆく
が、基板表面に達する深さにまで変換されると、
トランジスタ部分が化成電流供給路即ち前記シリ
コン酸化膜３６で覆われた硼素添加領域から絶縁
分離されるためトランジスタ部分での陽極反応は
自動的に停止する（第３図Ｅ）。この時点では化
成電流が急激に減少するから容易に検出できる。
次に、この基板に熱酸化処理を加え、陽極反応に
より生成した多孔質シリコン酸化物とシリコンと
の界面に0.1ミクロン厚の安定なシリコン酸化膜
４０を形成する（第３図Ｆ）。この際には前記不
純物元素未添加領域の表面にもシリコン酸化膜が
形成されるが、他のすべての部分に比しその膜厚
が薄いから、膜厚差を利用して不純物元素未添加
領域の表面のみを露出させることができる。不純
物元素未添加領域の表面を露出したのち、再び熱
拡散法により硼素をＮ形半導体基板３１に達する
深さに導入し、前記の硼素添加領域と接続してＰ
形単結晶ベース領域４１を形成し（第３図Ｇ）、
しかるのち再度熱拡散法によりリンを導入してＮ
形単結晶エミツタ領域４２を形成する（第３図
Ｈ）。次に、Ｐ形ベース領域４１及びＮ形エミツ
タ領域４２に接続する多結晶シリコン薄膜の表面
を覆うシリコン酸化膜を除去して多結晶シリコン
の表面を露出させ、0.1ミクロン厚の白金を被着
したのち非酸化性雰囲気中で750℃：10分間の熱
処理を施こして白金シリサイドを形成し、残余の
白金を玉水で除去してベース電極配線路４３及び
エミツタ電極配線路４４を形成する（第３図
Ｉ）。最後に各々の電極配線路の所望部分に外部
リード接続用の金属電極端子４５，４６を形成し
て、NPN形トランジスタが完成する（第３図
Ｊ，J′）。
ンジスタの製造に本発明の他の好ましい実施例を
適用した例を示す。Ｎ形半導体単結晶基板３１の
一主面を覆う絶縁被膜３２の所望部分に基板３１
の結晶表面を露出する開口部を設けたのち、基板
表面の全面にわたつて0.5ミクロン厚の多結晶シ
リコン薄膜３３と0.1ミクロン厚のシリコン窒化
膜３４を気相反応により生成する（第３図Ａ）。
次にシリコン窒化膜３４の所望部分３５を残して
他の部分を除去し多結晶シリコンの表面を露出さ
せる（第３図Ｂ，B′）。次に前記の実施例と同様
に、熱拡散法により硼素をＮ形半導体基板３１に
達する深さに導入し、熱酸化処理によつて前記露
出した多結晶シリコンの表面に0.3ミクロン厚の
シリコン酸化膜３６を形成したのち、シリコン窒
化膜３５を除去する（第３図Ｃ）。この際にも前
記実施例に於けると同様に、硼素の横方向拡散の
ため硼素添加領域３７はシリコン酸化膜３６の下
部及び酸化膜の端より外側に若干距離だけ広がつ
て形成される。次に、シリコン酸化膜３６の所望
部分を残して他の部分を除去する（第３図Ｄ）。
この処理により、前記硼素添加領域３７のうち将
来ベース電極配線路となるべき部分を覆うシリコ
ン酸化膜３８が、次工程で化成電流供給路となる
べき部分を覆うシリコン酸化膜３６から分離さ
れ、硼素添加領域の一部及び不純物元素未添加領
域の表面が露出される（第３図D′）。次にこの基
板を、エチレングリコールに硼酸アンモニウムを
飽和させた電解液に浸け、前記硼素添加領域３７
に＋100Vを印加して定電圧化成を行なう。この
処理により、硼素添加領域の露出表面部は陽極酸
化されて漸次多孔質シリコン酸化物３９に変換さ
れてゆく。この際に、不純物元素未添加領域は表
面が露出されているが、電気伝導度が極めて低い
ため化成電流が流れず、この領域には陽極酸化反
応が起らない。一方、電気伝導度の高い硼素添加
領域は漸次シリコン酸化物３９に変換されてゆく
が、基板表面に達する深さにまで変換されると、
トランジスタ部分が化成電流供給路即ち前記シリ
コン酸化膜３６で覆われた硼素添加領域から絶縁
分離されるためトランジスタ部分での陽極反応は
自動的に停止する（第３図Ｅ）。この時点では化
成電流が急激に減少するから容易に検出できる。
次に、この基板に熱酸化処理を加え、陽極反応に
より生成した多孔質シリコン酸化物とシリコンと
の界面に0.1ミクロン厚の安定なシリコン酸化膜
４０を形成する（第３図Ｆ）。この際には前記不
純物元素未添加領域の表面にもシリコン酸化膜が
形成されるが、他のすべての部分に比しその膜厚
が薄いから、膜厚差を利用して不純物元素未添加
領域の表面のみを露出させることができる。不純
物元素未添加領域の表面を露出したのち、再び熱
拡散法により硼素をＮ形半導体基板３１に達する
深さに導入し、前記の硼素添加領域と接続してＰ
形単結晶ベース領域４１を形成し（第３図Ｇ）、
しかるのち再度熱拡散法によりリンを導入してＮ
形単結晶エミツタ領域４２を形成する（第３図
Ｈ）。次に、Ｐ形ベース領域４１及びＮ形エミツ
タ領域４２に接続する多結晶シリコン薄膜の表面
を覆うシリコン酸化膜を除去して多結晶シリコン
の表面を露出させ、0.1ミクロン厚の白金を被着
したのち非酸化性雰囲気中で750℃：10分間の熱
処理を施こして白金シリサイドを形成し、残余の
白金を玉水で除去してベース電極配線路４３及び
エミツタ電極配線路４４を形成する（第３図
Ｉ）。最後に各々の電極配線路の所望部分に外部
リード接続用の金属電極端子４５，４６を形成し
て、NPN形トランジスタが完成する（第３図
Ｊ，J′）。
以上実施例につき説明したが、本発明の主要部
分は (1) 半導体基板上に多結晶シリコン薄膜を生成し
たのち (2) 第１種の不純物元素を多結晶シリコン薄膜を
通じて半導体基板領域に導入し、しかるのち (3) 第１種不純物元素添加領域の周辺部をシリコ
ン酸化物に変換し、 (4) 第２種の不純物元素を未添加の多結晶シリコ
ン薄膜部分を通じて半導体基板領域に導入す
る。
分は (1) 半導体基板上に多結晶シリコン薄膜を生成し
たのち (2) 第１種の不純物元素を多結晶シリコン薄膜を
通じて半導体基板領域に導入し、しかるのち (3) 第１種不純物元素添加領域の周辺部をシリコ
ン酸化物に変換し、 (4) 第２種の不純物元素を未添加の多結晶シリコ
ン薄膜部分を通じて半導体基板領域に導入す
る。
ことにあり、本発明の効果は、PN接合及びPN接
合を境界面とする二つの半導体領域からそれぞれ
とり出される電極の三者の相対位置が、人為的パ
ターン操作を経ることなく自動的に決まる点にあ
る。
合を境界面とする二つの半導体領域からそれぞれ
とり出される電極の三者の相対位置が、人為的パ
ターン操作を経ることなく自動的に決まる点にあ
る。
従つてこの発明の技術的範囲は上記実施例に限
定されるものではなく、この発明の権利は特許請
求の範囲に示す全ての製造方法に及ぶ。
定されるものではなく、この発明の権利は特許請
求の範囲に示す全ての製造方法に及ぶ。
第１図Ａ，Ｂ，Ｃは本発明の原理を説明するた
めの、製造過程における装置断面図。第２図Ａ〜
Ｈは本発明の一実施例による製造方法の各工程に
おける装置断面図。第３図Ａ〜Ｊは本発明の他の
実施例による製造方法の各工程における装置断面
図で、第３図、B′，D′，J′は各々第３図Ｂ，Ｄ，
Ｊに対応する装置平面図。 図において、１は半導体基板、２は絶縁膜、３
は多結晶シリコン薄膜、４は不純物添加領域、６
は絶縁領域、９は不純物添加領域をそれぞれ示
す。
めの、製造過程における装置断面図。第２図Ａ〜
Ｈは本発明の一実施例による製造方法の各工程に
おける装置断面図。第３図Ａ〜Ｊは本発明の他の
実施例による製造方法の各工程における装置断面
図で、第３図、B′，D′，J′は各々第３図Ｂ，Ｄ，
Ｊに対応する装置平面図。 図において、１は半導体基板、２は絶縁膜、３
は多結晶シリコン薄膜、４は不純物添加領域、６
は絶縁領域、９は不純物添加領域をそれぞれ示
す。
Claims (1)
- １ 半導体基板の一主面に絶縁膜が形成され該絶
縁膜に設けられた開口により該一主面の限定され
た部分が露出され、該絶縁膜上から該限定された
部分上にかけてシリコン薄膜を被着し、該シリコ
ン薄膜の所望部分に第１種の不純物元素を選択的
に添加して第１の領域を形成するとともに半導体
基板の前記限定された部分の一部に前記第１種の
不純物元素を導入し、前記第１の領域の周辺部を
基板の前記限定された部分との界面に達するまで
選択的にシリコン酸化物に変換し、第２種の不純
物元素を前記シリコン薄膜の他の部分に添加して
第２の領域を形成するとともに半導体基板の前記
限定された部分の他の一部に前記第２種の不純物
元素を有する領域を形成する工程を含むことを特
徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3582476A JPS52119186A (en) | 1976-03-31 | 1976-03-31 | Manufacture of semiconductor |
| US05/782,418 US4063901A (en) | 1976-03-31 | 1977-03-29 | Method of manufacturing a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3582476A JPS52119186A (en) | 1976-03-31 | 1976-03-31 | Manufacture of semiconductor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS52119186A JPS52119186A (en) | 1977-10-06 |
| JPS6135705B2 true JPS6135705B2 (ja) | 1986-08-14 |
Family
ID=12452692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3582476A Granted JPS52119186A (en) | 1976-03-31 | 1976-03-31 | Manufacture of semiconductor |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4063901A (ja) |
| JP (1) | JPS52119186A (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL190710C (nl) * | 1978-02-10 | 1994-07-01 | Nec Corp | Geintegreerde halfgeleiderketen. |
| JPS5939906B2 (ja) * | 1978-05-04 | 1984-09-27 | 超エル・エス・アイ技術研究組合 | 半導体装置の製造方法 |
| DE2927824A1 (de) * | 1978-07-12 | 1980-01-31 | Vlsi Technology Res Ass | Halbleitervorrichtungen und ihre herstellung |
| NL7900280A (nl) * | 1979-01-15 | 1980-07-17 | Philips Nv | Halfgeleiderinrichting en werkwijze ter vervaardiging daarvan. |
| DE2926874A1 (de) * | 1979-07-03 | 1981-01-22 | Siemens Ag | Verfahren zum herstellen von niederohmigen, diffundierten bereichen bei der silizium-gate-technologie |
| NL186352C (nl) * | 1980-08-27 | 1990-11-01 | Philips Nv | Werkwijze ter vervaardiging van een halfgeleiderinrichting. |
| US6858526B2 (en) * | 1998-07-14 | 2005-02-22 | Micron Technology, Inc. | Methods of forming materials between conductive electrical components, and insulating materials |
| US6251470B1 (en) * | 1997-10-09 | 2001-06-26 | Micron Technology, Inc. | Methods of forming insulating materials, and methods of forming insulating materials around a conductive component |
| US6333556B1 (en) | 1997-10-09 | 2001-12-25 | Micron Technology, Inc. | Insulating materials |
| US6103590A (en) * | 1997-12-12 | 2000-08-15 | Texas Instruments Incorporated | SiC patterning of porous silicon |
| US6350679B1 (en) * | 1999-08-03 | 2002-02-26 | Micron Technology, Inc. | Methods of providing an interlevel dielectric layer intermediate different elevation conductive metal layers in the fabrication of integrated circuitry |
| US6437417B1 (en) * | 2000-08-16 | 2002-08-20 | Micron Technology, Inc. | Method for making shallow trenches for isolation |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3600651A (en) * | 1969-12-08 | 1971-08-17 | Fairchild Camera Instr Co | Bipolar and field-effect transistor using polycrystalline epitaxial deposited silicon |
-
1976
- 1976-03-31 JP JP3582476A patent/JPS52119186A/ja active Granted
-
1977
- 1977-03-29 US US05/782,418 patent/US4063901A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4063901A (en) | 1977-12-20 |
| JPS52119186A (en) | 1977-10-06 |
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