JPS6310905B2 - - Google Patents
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- Publication number
- JPS6310905B2 JPS6310905B2 JP56150693A JP15069381A JPS6310905B2 JP S6310905 B2 JPS6310905 B2 JP S6310905B2 JP 56150693 A JP56150693 A JP 56150693A JP 15069381 A JP15069381 A JP 15069381A JP S6310905 B2 JPS6310905 B2 JP S6310905B2
- Authority
- JP
- Japan
- Prior art keywords
- metal
- resist
- semiconductor substrate
- gate
- window
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
- H10D30/87—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET]
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Description
【発明の詳細な説明】
この発明は半導体素子の製造方法に関し、詳し
くはMES FETの製造方法に関するものである。
くはMES FETの製造方法に関するものである。
従来のMES FETの製造方法を第１図により説
明する。まず、第１図Ａに示すように、半絶縁性
基板１１上にエピタキシヤル法あるいはイオン注
入法によつてｎ型導電層１２を形成する。次に、
ホトリソによつてレジストマスクを形成してか
ら、半導体基板（半絶縁性基板１１とｎ型導電層
１２からなる）に高濃度イオン注入を行い、さら
にアニールすることによつて同第１図Ａに示すよ
うにソース・ドレイン領域１３，１４を半導体基
板に形成する。続いて、ホトリソによるレジスト
パターンの形成、オーミツク金属の蒸着、その不
要部のリフトオフを行つて第１図Ｂに示すように
ソース・ドレイン電極１５，１６をソース・ドレ
イン領域１３，１４上に形成し、最後に同様にホ
トリソによるレジストパターンの形成、ゲート金
属の蒸着、その不要部のリフトオフを行つて同第
１図Ｂに示すようにゲート電極１７を半導体基板
上の所定位置に形成する。
明する。まず、第１図Ａに示すように、半絶縁性
基板１１上にエピタキシヤル法あるいはイオン注
入法によつてｎ型導電層１２を形成する。次に、
ホトリソによつてレジストマスクを形成してか
ら、半導体基板（半絶縁性基板１１とｎ型導電層
１２からなる）に高濃度イオン注入を行い、さら
にアニールすることによつて同第１図Ａに示すよ
うにソース・ドレイン領域１３，１４を半導体基
板に形成する。続いて、ホトリソによるレジスト
パターンの形成、オーミツク金属の蒸着、その不
要部のリフトオフを行つて第１図Ｂに示すように
ソース・ドレイン電極１５，１６をソース・ドレ
イン領域１３，１４上に形成し、最後に同様にホ
トリソによるレジストパターンの形成、ゲート金
属の蒸着、その不要部のリフトオフを行つて同第
１図Ｂに示すようにゲート電極１７を半導体基板
上の所定位置に形成する。
ところで、MES FETにおいては、ソース・ゲ
ートまたはゲート・ドレイン間距離が小さい程、
またゲート長が小さい程、高周波特性が大とな
る。しかるに、上記のような従来のホトリソ、マ
スク合わせ法による製造方法では、マスク合わせ
精度によつてソース・ゲート間あるいはゲート・
ドレイン間距離を小さくすることに限界があり、
高周波特性を向上させることに限りがあつた。ま
た、上記従来の方法では精度を要するマスク合わ
せを２度必要とし、特にゲート電極１７がマスク
ずれなどによつてソース・ドレイン領域１３，１
４に接触するとゲート耐圧の劣化をもたらすので
歩留りが悪かつた。
ートまたはゲート・ドレイン間距離が小さい程、
またゲート長が小さい程、高周波特性が大とな
る。しかるに、上記のような従来のホトリソ、マ
スク合わせ法による製造方法では、マスク合わせ
精度によつてソース・ゲート間あるいはゲート・
ドレイン間距離を小さくすることに限界があり、
高周波特性を向上させることに限りがあつた。ま
た、上記従来の方法では精度を要するマスク合わ
せを２度必要とし、特にゲート電極１７がマスク
ずれなどによつてソース・ドレイン領域１３，１
４に接触するとゲート耐圧の劣化をもたらすので
歩留りが悪かつた。
この発明は上記の点に鑑みなされたもので、高
周波特性の向上したMES FETを歩留りよく製造
することができる半導体素子の製造方法を提供す
ることを目的とする。
周波特性の向上したMES FETを歩留りよく製造
することができる半導体素子の製造方法を提供す
ることを目的とする。
以下この発明の実施例を第２図を参照して説明
する。
する。
第２図Ａにおいて、２１は半絶縁性GaAs基板
であり、まず、その基板２１の表面上にエピタキ
シヤル成長を行つてｎ型の導電層２２を形成す
る。次に、そのｎ型導電層２２上にCVD法によ
つて絶縁膜（たとえばシリコン酸化膜）２３を形
成し、続いてホトリソ、金属蒸着、リフトオフに
よつて金属（たとえば白金）パターン２４を絶縁
膜２３上に形成する。
であり、まず、その基板２１の表面上にエピタキ
シヤル成長を行つてｎ型の導電層２２を形成す
る。次に、そのｎ型導電層２２上にCVD法によ
つて絶縁膜（たとえばシリコン酸化膜）２３を形
成し、続いてホトリソ、金属蒸着、リフトオフに
よつて金属（たとえば白金）パターン２４を絶縁
膜２３上に形成する。
次に、金属パターン２４をマスクとして絶縁膜
２３のプラズマエツチングを行い、第２図Ｂに示
すようにソース・ドレインの窓（第１、第２窓）
２５，２６を絶縁膜２３に形成する。この時、若
干のオーバーエツチングを行うことにより、金属
パターン２４のオーバーハング部（ひさし）を形
成する。
２３のプラズマエツチングを行い、第２図Ｂに示
すようにソース・ドレインの窓（第１、第２窓）
２５，２６を絶縁膜２３に形成する。この時、若
干のオーバーエツチングを行うことにより、金属
パターン２４のオーバーハング部（ひさし）を形
成する。
続いて、金属パターン２４をマスクとしてｎ型
導電性不純物（たとえばSi+）の高濃度イオン注
入を半導体基板（半絶縁性GaAs基板２１とｎ型
導電層２２からなる）に対して行い、さらに700
〜900℃程度のアニールを行つてソース・ドレイ
ン領域（第１、第２の導電領域）２７，２８を第
２図Ｃに示すように半導体基板に形成する。
導電性不純物（たとえばSi+）の高濃度イオン注
入を半導体基板（半絶縁性GaAs基板２１とｎ型
導電層２２からなる）に対して行い、さらに700
〜900℃程度のアニールを行つてソース・ドレイ
ン領域（第１、第２の導電領域）２７，２８を第
２図Ｃに示すように半導体基板に形成する。
次に、金属パターン２４上を含む半導体基板上
の全面に第２図Ｄに示すようにポジ型ホトレジス
ト２９のコーテイングを行う。この時金属パター
ン２４の幅が高々2μ程度であるので、金属パタ
ーン２４上のレジスト２９の厚みは、半導体上の
レジスト２９に較べて半分以下程度にすることが
できる。次に、レジスト２９の全面露光を行う。
この時、光が金属（金属パターン２４）で反射さ
れるため、金属パターン２４上のレジスト２９の
露光効率はその他に比較して倍以上にできる。し
たがつて、前記全面露光を行うと、厚さが薄いこ
と、および露光効率が高いことにより、金属パタ
ーン２４上のレジスト２９（特に斜線部３０で示
す）のみを充分に露光することができる。よつ
て、続いて現像を行うと、図示しないが金属パタ
ーン２４上のレジスト２９（斜線部３０）を完全
に除去して金属パターン２４を露出させることが
できる。
の全面に第２図Ｄに示すようにポジ型ホトレジス
ト２９のコーテイングを行う。この時金属パター
ン２４の幅が高々2μ程度であるので、金属パタ
ーン２４上のレジスト２９の厚みは、半導体上の
レジスト２９に較べて半分以下程度にすることが
できる。次に、レジスト２９の全面露光を行う。
この時、光が金属（金属パターン２４）で反射さ
れるため、金属パターン２４上のレジスト２９の
露光効率はその他に比較して倍以上にできる。し
たがつて、前記全面露光を行うと、厚さが薄いこ
と、および露光効率が高いことにより、金属パタ
ーン２４上のレジスト２９（特に斜線部３０で示
す）のみを充分に露光することができる。よつ
て、続いて現像を行うと、図示しないが金属パタ
ーン２４上のレジスト２９（斜線部３０）を完全
に除去して金属パターン２４を露出させることが
できる。
その後、残されたレジスト２９をマスクとして
金属パターン２４および絶縁膜２３をエツチング
除去することにより、第２図Ｅに示すようにゲー
トの窓（第３窓）３１を形成し、その部分の半導
体基板表面を露出させる。
金属パターン２４および絶縁膜２３をエツチング
除去することにより、第２図Ｅに示すようにゲー
トの窓（第３窓）３１を形成し、その部分の半導
体基板表面を露出させる。
次に、ゲートの窓３１およびレジスト２９上に
ゲート金属の蒸着を行つてから、レジスト２９に
よつて不要部のゲート金属のリフトオフを行うこ
とにより、ソース・ドレイン領域２７，２８と整
合したゲート電極３２を第２図Ｆに示すように半
導体基板上に形成する。
ゲート金属の蒸着を行つてから、レジスト２９に
よつて不要部のゲート金属のリフトオフを行うこ
とにより、ソース・ドレイン領域２７，２８と整
合したゲート電極３２を第２図Ｆに示すように半
導体基板上に形成する。
最後に、ホトリソ、オーミツク金属の蒸着、オ
ーミツク金属のリフトオフを行つて、同じく第２
図Ｆに示すようにソース・ドレイン電極３３，３
４をソース・ドレイン領域２７，２８上に形成す
る。
ーミツク金属のリフトオフを行つて、同じく第２
図Ｆに示すようにソース・ドレイン電極３３，３
４をソース・ドレイン領域２７，２８上に形成す
る。
以上説明したように、実施例では、イオン注入
の方向性および、第２図Ｄに示すように微細な凸
部上のレジストは凹部に較べて薄くでき、かつ金
属上のレジストは露光効率が高いなどを利用し
て、ソース・ドレイン領域２７，２８とゲート電
極３２をセルフアラインで形成できる。このた
め、精度を要するマスク合せが不要となつて、工
程が確実、容易になり、歩留りが向上する。
の方向性および、第２図Ｄに示すように微細な凸
部上のレジストは凹部に較べて薄くでき、かつ金
属上のレジストは露光効率が高いなどを利用し
て、ソース・ドレイン領域２７，２８とゲート電
極３２をセルフアラインで形成できる。このた
め、精度を要するマスク合せが不要となつて、工
程が確実、容易になり、歩留りが向上する。
また、ソース・ゲート間隔、ゲート・ドレイン
間隔は第２図Ｂ工程において絶縁膜２３のオーバ
―エツチング量で決定されるため、このエツチン
グ量を制御することによりサブミクロン領域まで
小さくすることができる。したがつて、直列抵抗
が低減され、高周波特性を向上させることができ
る。
間隔は第２図Ｂ工程において絶縁膜２３のオーバ
―エツチング量で決定されるため、このエツチン
グ量を制御することによりサブミクロン領域まで
小さくすることができる。したがつて、直列抵抗
が低減され、高周波特性を向上させることができ
る。
また、第２図Ｃ工程において、イオン注入のマ
スクとして、マスク性能が高い金属を用いている
ため、特にマスクを厚くする必要がなく（数千Å
以下でよい）、またこの金属は耐熱性の絶縁膜で
半導体基板とは分離されているため、イオン注入
後のアニール温度に特に制限はない。なお、この
アニールは省略することもできる。
スクとして、マスク性能が高い金属を用いている
ため、特にマスクを厚くする必要がなく（数千Å
以下でよい）、またこの金属は耐熱性の絶縁膜で
半導体基板とは分離されているため、イオン注入
後のアニール温度に特に制限はない。なお、この
アニールは省略することもできる。
以上実施例で詳述したように、この発明の半導
体素子の製造方法においては、イオン注入の方向
性および、微細な凸部上のレジストは凹部に較べ
て薄くでき、かつ金属上のレジストは露光効率が
高いなどを利用して、第１、第２の導電領域と電
極とをセルフアラインで形成できるようにしたの
で、またイオン注入時の金属マスクとその下の絶
縁膜の関係で電極と第１、第２の導電領域間の間
隔をサブミクロン領域まで小さくすることができ
るようにしたので、高周波特性の向上したMES
FETを歩留りよく製造することができる。また、
この発明の方法によれば、ゲート部のひさし形成
金属および絶縁膜を除去するために前記金属をレ
ジスト塗布後露出させる工程として、前記のよう
に微細な凸部上のレジストは凹部に較べて薄いこ
と、および金属上のレジストは露光効率が高いこ
とを利用して全面露光と現像により露光状態の違
いから前記金属上からはレジストを除去するよう
にしたので、このレジスト除去工程、延いては前
記金属と絶縁膜の除去工程が容易になる。さら
に、この方法によれば、レジストはゲート部の前
記金属上のみから除去されるものであり、第１、
第２の導電領域はレジストで覆われることになる
ので、ゲート電極金属がこの第１、第２の導電領
域に被着されることを防止できる。
体素子の製造方法においては、イオン注入の方向
性および、微細な凸部上のレジストは凹部に較べ
て薄くでき、かつ金属上のレジストは露光効率が
高いなどを利用して、第１、第２の導電領域と電
極とをセルフアラインで形成できるようにしたの
で、またイオン注入時の金属マスクとその下の絶
縁膜の関係で電極と第１、第２の導電領域間の間
隔をサブミクロン領域まで小さくすることができ
るようにしたので、高周波特性の向上したMES
FETを歩留りよく製造することができる。また、
この発明の方法によれば、ゲート部のひさし形成
金属および絶縁膜を除去するために前記金属をレ
ジスト塗布後露出させる工程として、前記のよう
に微細な凸部上のレジストは凹部に較べて薄いこ
と、および金属上のレジストは露光効率が高いこ
とを利用して全面露光と現像により露光状態の違
いから前記金属上からはレジストを除去するよう
にしたので、このレジスト除去工程、延いては前
記金属と絶縁膜の除去工程が容易になる。さら
に、この方法によれば、レジストはゲート部の前
記金属上のみから除去されるものであり、第１、
第２の導電領域はレジストで覆われることになる
ので、ゲート電極金属がこの第１、第２の導電領
域に被着されることを防止できる。
第１図は従来のMES FETの製造方法を説明す
るための断面図、第２図はこの発明の半導体素子
の製造方法の実施例を説明するための断面図であ
る。 ２１…半絶縁性GaAs基板、２２…ｎ型導電
層、２３…絶縁膜、２４…金属パターン、２５，
２６…ソース・ドレインの窓、２７，２８…ソー
ス・ドレイン領域、２９…ポジ型ホトレジスト、
３１…ゲートの窓、３２…ゲート電極、３３，３
４…ソース・ドレイン電極。
るための断面図、第２図はこの発明の半導体素子
の製造方法の実施例を説明するための断面図であ
る。 ２１…半絶縁性GaAs基板、２２…ｎ型導電
層、２３…絶縁膜、２４…金属パターン、２５，
２６…ソース・ドレインの窓、２７，２８…ソー
ス・ドレイン領域、２９…ポジ型ホトレジスト、
３１…ゲートの窓、３２…ゲート電極、３３，３
４…ソース・ドレイン電極。
Claims (1)
- １ 第１窓および第２窓を有する絶縁膜と、その
絶縁膜上に位置するひさしを有する金属を半導体
基板上に形成する工程と、前記金属をマスクとし
て半導体基板に対するイオン注入を行い、さらに
アニールを行いまたは行わずして、前記第１窓お
よび第２窓内の半導体基板中に各々第１、第２の
導電領域を形成する工程と、前記半導体基板上の
全面にレジストを塗布してから全面露光、現像を
行つて、前記金属上のレジストのみを除去する工
程と、前記金属および絶縁膜を除去して第３窓を
形成し半導体基板表面を露出させる工程と、前記
第３窓および前記レジスト上に金属の蒸着を行つ
た後、その金属の不要部を前記レジストによつて
リフトオフする工程とを具備してなる半導体素子
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56150693A JPS5852880A (ja) | 1981-09-25 | 1981-09-25 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56150693A JPS5852880A (ja) | 1981-09-25 | 1981-09-25 | 半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5852880A JPS5852880A (ja) | 1983-03-29 |
| JPS6310905B2 true JPS6310905B2 (ja) | 1988-03-10 |
Family
ID=15502375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56150693A Granted JPS5852880A (ja) | 1981-09-25 | 1981-09-25 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5852880A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06339402A (ja) * | 1993-05-31 | 1994-12-13 | Isao Yoshida | 履物用中敷 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5923565A (ja) * | 1982-07-30 | 1984-02-07 | Hitachi Ltd | 半導体装置の製法 |
| JPS60253277A (ja) * | 1984-05-30 | 1985-12-13 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5396671A (en) * | 1977-02-03 | 1978-08-24 | Oki Electric Ind Co Ltd | Manufacture of semiconductor device |
-
1981
- 1981-09-25 JP JP56150693A patent/JPS5852880A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06339402A (ja) * | 1993-05-31 | 1994-12-13 | Isao Yoshida | 履物用中敷 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5852880A (ja) | 1983-03-29 |
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