JPS5853092A - パリティビット発生方式 - Google Patents
パリティビット発生方式Info
- Publication number
- JPS5853092A JPS5853092A JP56149720A JP14972081A JPS5853092A JP S5853092 A JPS5853092 A JP S5853092A JP 56149720 A JP56149720 A JP 56149720A JP 14972081 A JP14972081 A JP 14972081A JP S5853092 A JPS5853092 A JP S5853092A
- Authority
- JP
- Japan
- Prior art keywords
- bit
- memory
- data
- bits
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、使用するメモリ領域が少なくて済むテーブル
サーチ方式のパリティビッ方式生方弐に関する。
サーチ方式のパリティビッ方式生方弐に関する。
データ中の１”の総数が偶数であるか奇数であるかＫよ
って＠１′ｍもしくは１０″のパリティピットを付加す
る処Ｊｌヲ高速化するために、第１図のようにメそりヲ
使用するテーブルサーチ方式がある。
って＠１′ｍもしくは１０″のパリティピットを付加す
る処Ｊｌヲ高速化するために、第１図のようにメそりヲ
使用するテーブルサーチ方式がある。
同図においてＲＯは入力データａ・〜ａｒｔ格納するレ
ジスタ、Ｍｌｉ：Ｍは入力データａ・〜ａ１の全ての組
合せに対応するバリティビ２）Ｐを予め格納しているマ
トリクス状のメモリ、Ｒ１は該メモリから読み出され友
１ワード分のデータを格納するレジスタである。この図
に示すテーブルサーチ方式は入力データａ・〜轟７の全
ビ、トヲアドレスとしてメモリＭＥＮｆアクセスする。
ジスタ、Ｍｌｉ：Ｍは入力データａ・〜ａ１の全ての組
合せに対応するバリティビ２）Ｐを予め格納しているマ
トリクス状のメモリ、Ｒ１は該メモリから読み出され友
１ワード分のデータを格納するレジスタである。この図
に示すテーブルサーチ方式は入力データａ・〜轟７の全
ビ、トヲアドレスとしてメモリＭＥＮｆアクセスする。
従ってデータａ・〜ａ７が８ビツトであれば２５６通シ
の組合せがあるので、メモリＭＩＭには２５６のメモリ
領域（アドレス）が必要である。しかるに通常のマトリ
クス状メモリでは１アドレスでアクセスされるメモリ領
域は１ワードであるから、この例のように１ワードが２
バイト（１６ビ、ト）構成であれば実に５１２バイトも
のメモリ領域を必要とする。しかし、１アドレスにつき
必要なパリティビット情報ｐは僅か１ビツトだけである
から、各ワード毎に残夛の１５ビツトを無駄にしている
ことになる。第１図の例は第１５ビ、トだけｔパリティ
ビット情報ｐに使用しているので、残少の第ｃ〜第１４
ビットは全てのワードでオール０にしているに過ぎない
。
の組合せがあるので、メモリＭＩＭには２５６のメモリ
領域（アドレス）が必要である。しかるに通常のマトリ
クス状メモリでは１アドレスでアクセスされるメモリ領
域は１ワードであるから、この例のように１ワードが２
バイト（１６ビ、ト）構成であれば実に５１２バイトも
のメモリ領域を必要とする。しかし、１アドレスにつき
必要なパリティビット情報ｐは僅か１ビツトだけである
から、各ワード毎に残夛の１５ビツトを無駄にしている
ことになる。第１図の例は第１５ビ、トだけｔパリティ
ビット情報ｐに使用しているので、残少の第ｃ〜第１４
ビットは全てのワードでオール０にしているに過ぎない
。
本発明は、上述したパリティビット記憶メモリのメモリ
領域の無駄を省こうとするもので、その特徴とするとこ
ろは複数ビ、ｙトからなる入力データを上位と、ト群お
よび下位ビット群に分割し、その一方の分割ビット群を
メモリのアドレスとし他方の分割ビット群を該メモリの
アドレスに格納されるデータのビット位置指定用とし、
該メモリのアドレス内ビット位置にはＡｉｌ記入記入−
データするバリティビ、トヲ格・納する点にある。以下
、図示の実施例を参照しながらこれを詳細に説明する。
領域の無駄を省こうとするもので、その特徴とするとこ
ろは複数ビ、ｙトからなる入力データを上位と、ト群お
よび下位ビット群に分割し、その一方の分割ビット群を
メモリのアドレスとし他方の分割ビット群を該メモリの
アドレスに格納されるデータのビット位置指定用とし、
該メモリのアドレス内ビット位置にはＡｉｌ記入記入−
データするバリティビ、トヲ格・納する点にある。以下
、図示の実施例を参照しながらこれを詳細に説明する。
。
第２図は本発明の一実施例の／％−ドウエア部分の説明
図である。本発明では入力データａＱ％ａ７は上位ａ・
〜幻と下位１４〜ａ１に分割し、一方の分割データ（Ｄ
ｉｇｌｔ Ａとする）はアドレスとしてメモリＭＥＭｉ
アクセスすることに用いる。そして他方の分割データ（
Ｄｌｇｌｔ Ｂとする）はメモリＭＥＭの該アドレスに
格納されるデータの位置（ビットポジション）ｎを指定
するのに用いる。第２図の例は入力データ１・〜ａ７の
先頭ビ２）ａ・はバリティビｙトＰとするので、パリテ
ィビット決定には不要であり、メモリアクセスに用いる
デジｙ ） （Ｄｉｇｉｔ）人は実質的に３ビツトａ１
〜１３である。この３ビ。
図である。本発明では入力データａＱ％ａ７は上位ａ・
〜幻と下位１４〜ａ１に分割し、一方の分割データ（Ｄ
ｉｇｌｔ Ａとする）はアドレスとしてメモリＭＥＭｉ
アクセスすることに用いる。そして他方の分割データ（
Ｄｌｇｌｔ Ｂとする）はメモリＭＥＭの該アドレスに
格納されるデータの位置（ビットポジション）ｎを指定
するのに用いる。第２図の例は入力データ１・〜ａ７の
先頭ビ２）ａ・はバリティビｙトＰとするので、パリテ
ィビット決定には不要であり、メモリアクセスに用いる
デジｙ ） （Ｄｉｇｉｔ）人は実質的に３ビツトａ１
〜１３である。この３ビ。
トａ！〜ａｌのアドレスでメモリＭＥＭの８アドレス、
８ワードが選択される。そして、１７−ドが１６ビツト
であるからその各ビットは４ビ、トのデジット（Ｄｉｇ
ｉｔ ） Ｂで指定できる。メモリの各アドレスの各ビ
ット位置には、核アドレスおよびビット位置を指定する
Ｄｉｇｉｔ Ａ 、 Ｂからなる入力データ１１〜ａ７
［対するハリティビット′″１”ま几は＠０＠全書込ん
でおく。例えば１１〜ｍｌがｒＯＪ （１０進数）でａ
４〜ａ７が「０」であれば１１〜１１のパターンはｏｏ
ｏｏｏｏｏであるから、メモリＭＥＭの第０ワードの第
０ビ、ト目には奇数パリティであれば′″１“全書き込
んでおく。同様Ｖｃａｌ〜ｍｌが「０」でａ４〜ａγが
「１」であればａ１〜畠１は００００００１であるから
第０ワードの第１ビ、ト目には＠０”を書き込んでおく
。このよう処すれば１１〜１７のすべて組合せ（１２８
通シ）に対し、使用するメモリＭＥＭは１２８ビツト、
つまシ１２８／８＝１６ノ（イト（８ワード）で済む。
８ワードが選択される。そして、１７−ドが１６ビツト
であるからその各ビットは４ビ、トのデジット（Ｄｉｇ
ｉｔ ） Ｂで指定できる。メモリの各アドレスの各ビ
ット位置には、核アドレスおよびビット位置を指定する
Ｄｉｇｉｔ Ａ 、 Ｂからなる入力データ１１〜ａ７
［対するハリティビット′″１”ま几は＠０＠全書込ん
でおく。例えば１１〜ｍｌがｒＯＪ （１０進数）でａ
４〜ａ７が「０」であれば１１〜１１のパターンはｏｏ
ｏｏｏｏｏであるから、メモリＭＥＭの第０ワードの第
０ビ、ト目には奇数パリティであれば′″１“全書き込
んでおく。同様Ｖｃａｌ〜ｍｌが「０」でａ４〜ａγが
「１」であればａ１〜畠１は００００００１であるから
第０ワードの第１ビ、ト目には＠０”を書き込んでおく
。このよう処すれば１１〜１７のすべて組合せ（１２８
通シ）に対し、使用するメモリＭＥＭは１２８ビツト、
つまシ１２８／８＝１６ノ（イト（８ワード）で済む。
第１図と対比するために先頭ピッ）ａ＠’にメそりアク
セスに含めても、この２倍のメモリ領域で済むので第１
図よシはるかにメモリヲ節約できる。
セスに含めても、この２倍のメモリ領域で済むので第１
図よシはるかにメモリヲ節約できる。
第２図ではＤＩｇｌｔＡのデータ部分ａ！〜１ｓはアト
９Ｖス信号としてメモリＭＥＭへ導き、ＤｉｇｉｔＢは
デコーダｐＥＣでデコードしてデータセレクタＤＡＴＡ
８ＥＬに与える。メモリ読出しはワード単位で行ない、
読出されたワードはレジスタＲＩＫ格納され、然るのち
データセレクタから１ビツトのみ取出す。
９Ｖス信号としてメモリＭＥＭへ導き、ＤｉｇｉｔＢは
デコーダｐＥＣでデコードしてデータセレクタＤＡＴＡ
８ＥＬに与える。メモリ読出しはワード単位で行ない、
読出されたワードはレジスタＲＩＫ格納され、然るのち
データセレクタから１ビツトのみ取出す。
図はアドレス０、ビット位置ｎ’ ＝ １の入力データ
１１〜ａｙｌｃ対するパリティビットｐが取シ出されて
いる。か＼る処理を行うソフトウェアを以下説明する。
１１〜ａｙｌｃ対するパリティビットｐが取シ出されて
いる。か＼る処理を行うソフトウェアを以下説明する。
第３図はその説明図で、ノこ側にフローチャーーー）盆
、また右側に各レジスタ等の主要な状態を示す、尚、本
例は第２図と異なジノ（リテイビット発生には８ビ、ト
データの全ビラトラ使用するとしており、従ってメモリ
ＭＥＭの容量は１６Ｘ１６ビツトである。まに８ピツト
データがＤｉｇｉｔ １とＤｌｇｌｔ ２の各４ビ、ト
ずつに分割されるため、 メモリアクセスはいずれの０
１ｇ１ｔでも同数となる。
、また右側に各レジスタ等の主要な状態を示す、尚、本
例は第２図と異なジノ（リテイビット発生には８ビ、ト
データの全ビラトラ使用するとしており、従ってメモリ
ＭＥＭの容量は１６Ｘ１６ビツトである。まに８ピツト
データがＤｉｇｉｔ １とＤｌｇｌｔ ２の各４ビ、ト
ずつに分割されるため、 メモリアクセスはいずれの０
１ｇ１ｔでも同数となる。
以下の例は第２図とは逆にＤｉｇｉｔ ２でメモリをア
クセスし、Ｄｉｇｉｔ １ ′ｔ−ビットポジション指
定に用いるようＫしたもので、下記にプログラム例を示
す。
クセスし、Ｄｉｇｉｔ １ ′ｔ−ビットポジション指
定に用いるようＫしたもので、下記にプログラム例を示
す。
プログラム
早
Ｉ、 Ｒ２，０（Ｘｌ）
＊
ｒｎｔＴｃｏ ＤＣＸ’２Ａ４０’ ＋、ｚ町り殿
」ｔＧ互ス＊ ＥＴ ＊ ＤＣｘｒ ／ Ｆ この処理プログラムのＧＰＲｌＴＹ（ジェネレートパリ
ティ）はラベル、ＥＱＵ（イクエーシ、ン）ハオペレー
ションで本プログラムのメモリ内先頭アドレス（＊がそ
れ）勿示す。ＣＩＪＡＲＲ１はレジスタＲ１をクリヤせ
よ、ＭＶＲ３，ＲＯけレジスタＲＯの内容をレジスタＲ
５ＩＣムーブせよ、ＤＳＷＰ Ｒ３、Ｒ３はＶラスタＲ
３のデータをスワップしてＶラスタＲ３に格納せよ、Ｍ
”／ＢはレジスタＲ３ｏビ、 ） （Ｄｉｇｉｔ２）を
レジスタＲ１ヘムーブせよ、Ｌ Ｘｌ、ＴＢＬＴＯＰ羽
寸兜はＴＢＬＴＯＰ全×１ヘロードせよ・・−・−・・
を意味する。要するにこのプログラムはその第１段階（
■）゛ではデータｆ Ｄｊｇｉｔ １ ｅ Ｄｉｇｉｔ
２ Ｋ ２分割し、一方のデジｙ ） （Ｄｉｇｉｔ２
） ｆテーブルの変位としてアドレス全求める。第２
段階Ｉでは残りのＤｉｇｉｔｌをヒツト位置としてＴＢ
ｉＴ Ｒ２、Ｄｉｇｉｔ １ 、 Ｚなるテストビット
命令を作成する。次のＩ、Ｒ２，０（Ｘｌ）はテーブル
データ０（×１）ｔ−レジスタＲ２ヘロードせよであっ
て、このロードされたレジスタＲ２に対してテストビッ
ト命令が実行されてそのＤｉｇｉｔ １のビット位置の
ビット（これは該Ｄｉｇｉｔ １ 、２からなる入力デ
ータに対するパリティビット）がチェックされる。該ビ
ットが＠０”（Ｚ）なら５ＢｉＴ ｔスキ、プ（ＳＫＰ
）ｌ、てＲ旧Ｔ（リセ、トビ、ト）命令を実行し、レジ
スタＲＯの第８ビ、トヲリセ、トする（”０”Ｋする）
。１なら５ＢＩＴ （セラトビ。
」ｔＧ互ス＊ ＥＴ ＊ ＤＣｘｒ ／ Ｆ この処理プログラムのＧＰＲｌＴＹ（ジェネレートパリ
ティ）はラベル、ＥＱＵ（イクエーシ、ン）ハオペレー
ションで本プログラムのメモリ内先頭アドレス（＊がそ
れ）勿示す。ＣＩＪＡＲＲ１はレジスタＲ１をクリヤせ
よ、ＭＶＲ３，ＲＯけレジスタＲＯの内容をレジスタＲ
５ＩＣムーブせよ、ＤＳＷＰ Ｒ３、Ｒ３はＶラスタＲ
３のデータをスワップしてＶラスタＲ３に格納せよ、Ｍ
”／ＢはレジスタＲ３ｏビ、 ） （Ｄｉｇｉｔ２）を
レジスタＲ１ヘムーブせよ、Ｌ Ｘｌ、ＴＢＬＴＯＰ羽
寸兜はＴＢＬＴＯＰ全×１ヘロードせよ・・−・−・・
を意味する。要するにこのプログラムはその第１段階（
■）゛ではデータｆ Ｄｊｇｉｔ １ ｅ Ｄｉｇｉｔ
２ Ｋ ２分割し、一方のデジｙ ） （Ｄｉｇｉｔ２
） ｆテーブルの変位としてアドレス全求める。第２
段階Ｉでは残りのＤｉｇｉｔｌをヒツト位置としてＴＢ
ｉＴ Ｒ２、Ｄｉｇｉｔ １ 、 Ｚなるテストビット
命令を作成する。次のＩ、Ｒ２，０（Ｘｌ）はテーブル
データ０（×１）ｔ−レジスタＲ２ヘロードせよであっ
て、このロードされたレジスタＲ２に対してテストビッ
ト命令が実行されてそのＤｉｇｉｔ １のビット位置の
ビット（これは該Ｄｉｇｉｔ １ 、２からなる入力デ
ータに対するパリティビット）がチェックされる。該ビ
ットが＠０”（Ｚ）なら５ＢｉＴ ｔスキ、プ（ＳＫＰ
）ｌ、てＲ旧Ｔ（リセ、トビ、ト）命令を実行し、レジ
スタＲＯの第８ビ、トヲリセ、トする（”０”Ｋする）
。１なら５ＢＩＴ （セラトビ。
ト）命令を実行し、レジスタＲＯの第８ピ、トヲセ、ト
する（°１”Ｋする）。
する（°１”Ｋする）。
以上述べたように本発明によれば、マトリクス状のメモ
リの各ワードの各ビットｔａワードおよびビ、）を指定
するローアドレスおよびコラムアドレスを内容とする入
力データに対するパリティピットとして全て有効に使用
できるので、少ないメモリ領域を使用して高速度にパリ
ティピッ）１発生できる利点がある。
リの各ワードの各ビットｔａワードおよびビ、）を指定
するローアドレスおよびコラムアドレスを内容とする入
力データに対するパリティピットとして全て有効に使用
できるので、少ないメモリ領域を使用して高速度にパリ
ティピッ）１発生できる利点がある。
第１図は従来のテーブルサーチ方式のパリティピット発
生方式の説明図、第２図は本発明方式をハード表現した
説明図、第３図は本発明の一実施例を示す説明図である
。 図中、ＭＥＭはメモリ、ＲＯ，Ｒ１，・・・・・・けレ
ジスタ、ａ＠〜ａｙはデータ、Ｄｉｇｉｔｌ 、 Ｄｉ
ｇ口２は被分割データである。 出願人 富士通株式会社
生方式の説明図、第２図は本発明方式をハード表現した
説明図、第３図は本発明の一実施例を示す説明図である
。 図中、ＭＥＭはメモリ、ＲＯ，Ｒ１，・・・・・・けレ
ジスタ、ａ＠〜ａｙはデータ、Ｄｉｇｉｔｌ 、 Ｄｉ
ｇ口２は被分割データである。 出願人 富士通株式会社
Claims (1)
- 複数ビットからなる入力データを上位ビット群および下
位ビット群に分割し、その一方の分割ビ、ト群をメモリ
のアドレスとし他方の分割ビット群を該メモリのアドレ
スに格納されるデー通のビ、ト位置指定用とし、該メモ
リのアドレス内ビット位置には前記入力データに対する
パリティビットを格納することを特徴とするパリティビ
ット発生方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56149720A JPS5853092A (ja) | 1981-09-22 | 1981-09-22 | パリティビット発生方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56149720A JPS5853092A (ja) | 1981-09-22 | 1981-09-22 | パリティビット発生方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5853092A true JPS5853092A (ja) | 1983-03-29 |
Family
ID=15481339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56149720A Pending JPS5853092A (ja) | 1981-09-22 | 1981-09-22 | パリティビット発生方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5853092A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03263148A (ja) * | 1990-03-13 | 1991-11-22 | Nec Ic Microcomput Syst Ltd | 記憶装置 |
-
1981
- 1981-09-22 JP JP56149720A patent/JPS5853092A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03263148A (ja) * | 1990-03-13 | 1991-11-22 | Nec Ic Microcomput Syst Ltd | 記憶装置 |
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