JPS5853255A - 回線アダプタ - Google Patents
回線アダプタInfo
- Publication number
- JPS5853255A JPS5853255A JP56151734A JP15173481A JPS5853255A JP S5853255 A JPS5853255 A JP S5853255A JP 56151734 A JP56151734 A JP 56151734A JP 15173481 A JP15173481 A JP 15173481A JP S5853255 A JPS5853255 A JP S5853255A
- Authority
- JP
- Japan
- Prior art keywords
- control
- transmission
- modem
- serial data
- bit serial
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000005540 biological transmission Effects 0.000 claims abstract description 39
- 230000015654 memory Effects 0.000 claims abstract description 25
- 239000000872 buffer Substances 0.000 claims abstract description 18
- BIYFBWRLDKOYMU-UHFFFAOYSA-N 1-(3,4-dichlorophenyl)-2-(ethylamino)propan-1-one Chemical compound CCNC(C)C(=O)C1=CC=C(Cl)C(Cl)=C1 BIYFBWRLDKOYMU-UHFFFAOYSA-N 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 4
- 230000008054 signal transmission Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000002787 reinforcement Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、回線アダプタ、特に、通信制御装置における
キャラクタバッファ方式の回線アダプタでピットバッフ
ァを有する回線アダプタに関する。
キャラクタバッファ方式の回線アダプタでピットバッフ
ァを有する回線アダプタに関する。
一般に回線アダプタはデータ処理装置からの送信キャラ
クタを回線に送出する場合に通信制御装置を介してデー
タ処理装置に接続さｉつる。
クタを回線に送出する場合に通信制御装置を介してデー
タ処理装置に接続さｉつる。
第１図は本発明および従来の回線アダプタを含むデータ
通信システムのシステム構成図である。
通信システムのシステム構成図である。
第１図に示すように、データ処理装置ＰＵから送信キャ
ラクタを通信制御装置ＬＣが受は取り回線アダプタＬＡ
でピッ１−シリアルデータに分解しモデムＭＤを介して
回線りに送出している。
ラクタを通信制御装置ＬＣが受は取り回線アダプタＬＡ
でピッ１−シリアルデータに分解しモデムＭＤを介して
回線りに送出している。
従来の回線アダプタはシフトレジスタで送信ギャラクタ
をビットシリアルデータに変換した後、これをファース
トインファーストアウトシフトメモリに蓄積し、順次回
線の伝送速度に同期して回線に出力する。
をビットシリアルデータに変換した後、これをファース
トインファーストアウトシフトメモリに蓄積し、順次回
線の伝送速度に同期して回線に出力する。
とのような従来の回線アダプタでは、モデム等の制御を
行うだめの制御信号は上位の通信制呻装置の指示を直接
出力していた。
行うだめの制御信号は上位の通信制呻装置の指示を直接
出力していた。
このため、このよう々従来の回線アダプタで、送信キャ
ラクタの供給に引き続いて制御信号を供給すれば送信の
終了時においては、ピットバッファにデータが蓄積して
いるのにモデム等へ送信終了の制御を行なうおそれがあ
る。
ラクタの供給に引き続いて制御信号を供給すれば送信の
終了時においては、ピットバッファにデータが蓄積して
いるのにモデム等へ送信終了の制御を行なうおそれがあ
る。
それゆえ、制御信号はビットシリアルデータの出力後に
回線アダプタに供給しなければなら々いので全て出力さ
れたことを確認してモデム等の制御を行なう必要があっ
た。
回線アダプタに供給しなければなら々いので全て出力さ
れたことを確認してモデム等の制御を行なう必要があっ
た。
このため、従来の回線アダプタはピットバッファを持つ
回線アダプタとピットバッファを持だな、：５一種 い回線アダプタとで制御が異り、複雑機楕がふえるとと
もに、回線アダプタの状況に応じて通信制御装置から制
御信号を供給する必要があり、制御が複雑になるという
欠点があった。
回線アダプタとピットバッファを持だな、：５一種 い回線アダプタとで制御が異り、複雑機楕がふえるとと
もに、回線アダプタの状況に応じて通信制御装置から制
御信号を供給する必要があり、制御が複雑になるという
欠点があった。
本発明の目的はピットバッファの有無にかかわらず制御
を同一とでき制御が簡素化される回線アダプタを提供す
ることにある。
を同一とでき制御が簡素化される回線アダプタを提供す
ることにある。
すなわち、本発明の目的は、ビットシリアルなデータを
ファーストインファーストアウトシフトメモリに蓄積し
送出するビットバッファ方式の回線アダプタにおいて、
モデム等の制御信号をピットバッファに蓄えることによ
り、モデム等の制御をピットバッファを使用しない回線
アダプタと同一にした回線アダプタと計−枠台か枡蕃季
メダ灸を提供することにある。
ファーストインファーストアウトシフトメモリに蓄積し
送出するビットバッファ方式の回線アダプタにおいて、
モデム等の制御信号をピットバッファに蓄えることによ
り、モデム等の制御をピットバッファを使用しない回線
アダプタと同一にした回線アダプタと計−枠台か枡蕃季
メダ灸を提供することにある。
本発明の回線アダプタは、通信制（財）装置から供給さ
れた送信キャラクタを保持するバッファレジスタと、前
記送信キャラクタをビットシリアルに変換してビットシ
リアルデータを発生するシフトレジスタと、前記ビット
シリアルデータを蓄積し回線の伝送速度に同期して前記
回線に出力する第１のファーストインファーストアウト
シフトメモリと、前記第１のファーストインファースト
アウトシフトメモリと同一構成をなし前記通信制御装置
からの前記送信キャラクタの供給後に供給されるモデム
を制御するための制御信号を蓄積し前記ビットシリアル
データの出力後に出力する第２のファーストインファー
ストアウトシフトメモリトとを含んで構成される。
れた送信キャラクタを保持するバッファレジスタと、前
記送信キャラクタをビットシリアルに変換してビットシ
リアルデータを発生するシフトレジスタと、前記ビット
シリアルデータを蓄積し回線の伝送速度に同期して前記
回線に出力する第１のファーストインファーストアウト
シフトメモリと、前記第１のファーストインファースト
アウトシフトメモリと同一構成をなし前記通信制御装置
からの前記送信キャラクタの供給後に供給されるモデム
を制御するための制御信号を蓄積し前記ビットシリアル
データの出力後に出力する第２のファーストインファー
ストアウトシフトメモリトとを含んで構成される。
すなわち、本発明の回線アダプタは、上位の通信制御装
置からの送信キャラクタを保持するバッファレジスタと
、ビットシリアルに変換するシフトレジスタと、シフト
レジスタの出力を蓄積し７回線の伝送速度に同期して出
力するファーストインファーストアウトシフトメモリと
、これらを制御する送信制御回路およびモデム等の制御
および監視を行う外部装置制御回路を持つ回線アダプタ
においてシフトレジスタの出力を蓄積しア回線の伝送速
度に同期して出力するファースト・１ンフアーストアウ
トシフトメモリと、モデム等の制御信号を蓄積し送出す
る別のファーストインファーストアウトシフトメモリを
設けることにより、回線上のデータとモデム等の制御信
号を通信制御装置から指示するタイミングと同一にする
ようにして構成される。
置からの送信キャラクタを保持するバッファレジスタと
、ビットシリアルに変換するシフトレジスタと、シフト
レジスタの出力を蓄積し７回線の伝送速度に同期して出
力するファーストインファーストアウトシフトメモリと
、これらを制御する送信制御回路およびモデム等の制御
および監視を行う外部装置制御回路を持つ回線アダプタ
においてシフトレジスタの出力を蓄積しア回線の伝送速
度に同期して出力するファースト・１ンフアーストアウ
トシフトメモリと、モデム等の制御信号を蓄積し送出す
る別のファーストインファーストアウトシフトメモリを
設けることにより、回線上のデータとモデム等の制御信
号を通信制御装置から指示するタイミングと同一にする
ようにして構成される。
すなわち、本発明の回線アダプタは、上位の通信制＃１
装置から送られた送信キャラクタを保持するバッファレ
ジスタと、こｈをビットシリアルに ５− 変換スるシフトレジスタと、これらの各種レジスタを制
御する送信制御回路およびモデム等の監視および制御を
行なう外部装置制御回路を有する回線アダプタにおいて
、ビットシリアルに変換するシフトレジスタの出力と、
モデム等の制御信号をビットシリアルなデータの送出と
同期して、各々のファーストインファーストアウトシフ
トメモリに蓄積し、これらを回線の伝送速度に同期して
モデム等に出力する事によジ送信データとモデム等の制
御信号との同期を取るように構成される。
装置から送られた送信キャラクタを保持するバッファレ
ジスタと、こｈをビットシリアルに ５− 変換スるシフトレジスタと、これらの各種レジスタを制
御する送信制御回路およびモデム等の監視および制御を
行なう外部装置制御回路を有する回線アダプタにおいて
、ビットシリアルに変換するシフトレジスタの出力と、
モデム等の制御信号をビットシリアルなデータの送出と
同期して、各々のファーストインファーストアウトシフ
トメモリに蓄積し、これらを回線の伝送速度に同期して
モデム等に出力する事によジ送信データとモデム等の制
御信号との同期を取るように構成される。
次に、本発明の乎実施例について、図面を参照して詳細
に説明する。
に説明する。
第２図は、本発明の一実施例を示すブロック図である。
第２図に示す回線アダプタＬＡは、通信制御装置ＬＣか
らの送信キャラクタａが供給される。この回線アダプタ
ＬＡは、送信キャラクタａをバッファレジスタＢＦＲに
保持し、送信制御回路ＣＮＴγからの制御を受け、これ
をシフトレジスタ５ＦＲ１に転送する。シフトレジスタ
ＳＦＲは、送信側６− 呻回路ＣＮＴの制御の下に送信キャラクタを１ビツトず
つシフトしてビットシリアルなビットシリアルデータｂ
に変換する。このビットシリアルデータｂは、ファース
トインファーストアウトシフトメモＩＪ Ｆ Ｉ Ｆ
Ｏ１に蓄積されこれを回線の伝送速度に同期して回線に
送出する。
らの送信キャラクタａが供給される。この回線アダプタ
ＬＡは、送信キャラクタａをバッファレジスタＢＦＲに
保持し、送信制御回路ＣＮＴγからの制御を受け、これ
をシフトレジスタ５ＦＲ１に転送する。シフトレジスタ
ＳＦＲは、送信側６− 呻回路ＣＮＴの制御の下に送信キャラクタを１ビツトず
つシフトしてビットシリアルなビットシリアルデータｂ
に変換する。このビットシリアルデータｂは、ファース
トインファーストアウトシフトメモＩＪ Ｆ Ｉ Ｆ
Ｏ１に蓄積されこれを回線の伝送速度に同期して回線に
送出する。
外部装置制御回路ＤＣＥＣは、モデムＭＤの制御を通信
制御装置＆’ Ｌ Ｃから制御信号Ｃで指示されこれを
制御信号ｄとしてモデムＭＤに出力する。
制御装置＆’ Ｌ Ｃから制御信号Ｃで指示されこれを
制御信号ｄとしてモデムＭＤに出力する。
モデム制御信号の送信要求）（７Ｓの状態をビットシリ
アルなデータのファーストインファーストアウトシフト
メモリＦ Ｉ 、Ｆ ０１への蓄積と同期してファース
トインファーストアウトシフトメモリｔ４ＦＩＦＯＩと
同様なファーストインファーストアウトシフトメモリＦ
ＩＦＯ２に蓄積する。との制御信号ｄを回線りへのビッ
トシリアルデータｂの送出に同期してモデムＭＤへ出力
する。モデムＭＤに出力した送信要求ＲＳは、同時に回
ＭＬへ出力し７たビットシリアルデータｂがシフトレジ
スタＳＩｉ”Ｒμからファーストインファーストアウト
シフトメモＩＪ Ｆ Ｉ Ｆ ０１へ蓄積された時点の
送信要求Ｒ８である。
アルなデータのファーストインファーストアウトシフト
メモリＦ Ｉ 、Ｆ ０１への蓄積と同期してファース
トインファーストアウトシフトメモリｔ４ＦＩＦＯＩと
同様なファーストインファーストアウトシフトメモリＦ
ＩＦＯ２に蓄積する。との制御信号ｄを回線りへのビッ
トシリアルデータｂの送出に同期してモデムＭＤへ出力
する。モデムＭＤに出力した送信要求ＲＳは、同時に回
ＭＬへ出力し７たビットシリアルデータｂがシフトレジ
スタＳＩｉ”Ｒμからファーストインファーストアウト
シフトメモＩＪ Ｆ Ｉ Ｆ ０１へ蓄積された時点の
送信要求Ｒ８である。
モデムＭＤからのステータス信号送信可Ｃ８は、ファー
スインファーストアウトシフトメモリヲ介さずに外部装
置制御回路ＤＣＥＣへ入力される。
スインファーストアウトシフトメモリヲ介さずに外部装
置制御回路ＤＣＥＣへ入力される。
このようにモデムＭＤへ供給すべき制御信号Ｃをファー
ストインファーストアウトシフトメモリＦＩＦＯ２’ｆ
通すことによりモデムＭＤへの制御信号ｄとして送出す
ることにより、上位の通信制御装置ＬＣからの送信キャ
ラクタａに対応して出力されるビットシリアルデータｂ
が回線アダプタＬＡのシフトレジスタＳＦ’Ｒから送出
された時点で送出するように制御することが可能となる
。
ストインファーストアウトシフトメモリＦＩＦＯ２’ｆ
通すことによりモデムＭＤへの制御信号ｄとして送出す
ることにより、上位の通信制御装置ＬＣからの送信キャ
ラクタａに対応して出力されるビットシリアルデータｂ
が回線アダプタＬＡのシフトレジスタＳＦ’Ｒから送出
された時点で送出するように制御することが可能となる
。
なお、送信の終了時においても同様のタイミングで可能
となる。
となる。
本発明の回線アダプタに１、ビットシリアルデータを蓄
積し出力する第１のファーストインファーストアウトシ
フトメモリと同一構成をなす第２のファーストインファ
ーストアウトシフトメモリを追加することにより、制御
信号の供給をビットシリアルデータの出力後に供給する
代勺に、送信キャラクタの供給稜に供給できるので、制
御信号を供給するための匍１（財）が簡素化できるとい
う効果がある。
積し出力する第１のファーストインファーストアウトシ
フトメモリと同一構成をなす第２のファーストインファ
ーストアウトシフトメモリを追加することにより、制御
信号の供給をビットシリアルデータの出力後に供給する
代勺に、送信キャラクタの供給稜に供給できるので、制
御信号を供給するための匍１（財）が簡素化できるとい
う効果がある。
すなわち、本発明の回線アダプタは、モデム等の制御信
号もふくめでファーストインファーストアウトシフトメ
モリに入れることにより、ファーストインファーストア
ウトシフトメモリを持たない回線アダプタと同一の？ｌ
ｉ’ｌ ｔｆｌｌを行うことができるという効果がある
。
号もふくめでファーストインファーストアウトシフトメ
モリに入れることにより、ファーストインファーストア
ウトシフトメモリを持たない回線アダプタと同一の？ｌ
ｉ’ｌ ｔｆｌｌを行うことができるという効果がある
。
第１図は本発明および従来の回線アダプタを含むデータ
通信システノ、のシステノ、構成図、第２図は本発明の
一実施例を示すブロック図である。 Ｐ ＴＪ −＝ ＝．データ処理装置、ＬＣ・旧・・通
信制御装置、ＬＡ・・・・・・回線アダＭν′ト・・・
・・バッファレジスタ、Ｓ］’ｉ”Ｉｔ・・・・・シフ
１・レジスタ、ＣＮＴ・・・、、、送信制御回路、Ｊ）
Ｃ Ｅ Ｃ・・・・・外部装筋”割引１回路、ＦＩＦ
ＯＩ，Ｉ”ＩＦＯ２・・・・・・ファーストインファ９
− 一ストアウトシフトメモリ，、 ａ・・・・・・送信キャラクタ、ｂ・・・・・・ビット
シリアル−１〇一
通信システノ、のシステノ、構成図、第２図は本発明の
一実施例を示すブロック図である。 Ｐ ＴＪ −＝ ＝．データ処理装置、ＬＣ・旧・・通
信制御装置、ＬＡ・・・・・・回線アダＭν′ト・・・
・・バッファレジスタ、Ｓ］’ｉ”Ｉｔ・・・・・シフ
１・レジスタ、ＣＮＴ・・・、、、送信制御回路、Ｊ）
Ｃ Ｅ Ｃ・・・・・外部装筋”割引１回路、ＦＩＦ
ＯＩ，Ｉ”ＩＦＯ２・・・・・・ファーストインファ９
− 一ストアウトシフトメモリ，、 ａ・・・・・・送信キャラクタ、ｂ・・・・・・ビット
シリアル−１〇一
Claims (1)
- 通信制御装置から供給された送信キャラクタを保持する
バッファレジスタと、前記送信キャラクタをビットシリ
アルに変換してビットシリアルデータを発生するシフト
レジスタと、前記ビットシリアルデータを蓄積し回線の
伝送速度に同期して前記回線に出力する第１のファース
トインファーストアウトシフトメモリと、前記第１のフ
ァーストインファーストアウトシフトメモリと同一構成
をなし前記通信制御装置からの前記送信キャラクタの供
給後に供給されるモデムを制御するだめの制御信号を蓄
積し前記ビットシリアルデータの出力後に出力する第２
のファーストインファーストアウトシフトメモリとを含
むことを特徴とする回線アダプタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56151734A JPS5853255A (ja) | 1981-09-25 | 1981-09-25 | 回線アダプタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56151734A JPS5853255A (ja) | 1981-09-25 | 1981-09-25 | 回線アダプタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5853255A true JPS5853255A (ja) | 1983-03-29 |
| JPH0136741B2 JPH0136741B2 (ja) | 1989-08-02 |
Family
ID=15525119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56151734A Granted JPS5853255A (ja) | 1981-09-25 | 1981-09-25 | 回線アダプタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5853255A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5274589A (en) * | 1990-11-21 | 1993-12-28 | Nippon Steel Corporation | Method and apparatus for writing and reading data to/from a memory |
-
1981
- 1981-09-25 JP JP56151734A patent/JPS5853255A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5274589A (en) * | 1990-11-21 | 1993-12-28 | Nippon Steel Corporation | Method and apparatus for writing and reading data to/from a memory |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0136741B2 (ja) | 1989-08-02 |
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