JPS59160887A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPS59160887A JPS59160887A JP59033813A JP3381384A JPS59160887A JP S59160887 A JPS59160887 A JP S59160887A JP 59033813 A JP59033813 A JP 59033813A JP 3381384 A JP3381384 A JP 3381384A JP S59160887 A JPS59160887 A JP S59160887A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- line
- transistor
- intersection
- potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体メモリのディジット線駆動回路に関し、
特に動作の安定化を図り、メモリ情報の消失等のおそれ
をなくすこと目的としたものである。 半導体メモリセ
ルにおけるディジット線駆動回路は第１図に示すように
（ただし、鎖線部分は本発明の第１の実施例を示す）構
成され、例えばメモリセルＡを選択する場合はデコーダ
（図示せず）から加えられた読み出し入力Ｖ１ＮＡによ
り読み出し電流Ｉ、Ａと玩Ａ°、およびディジット線駆
動回路１．Ａを制御して選択されるディジット線群に電
流を流すようにし、−人モリセルの選択が行なわれる。
特に動作の安定化を図り、メモリ情報の消失等のおそれ
をなくすこと目的としたものである。 半導体メモリセ
ルにおけるディジット線駆動回路は第１図に示すように
（ただし、鎖線部分は本発明の第１の実施例を示す）構
成され、例えばメモリセルＡを選択する場合はデコーダ
（図示せず）から加えられた読み出し入力Ｖ１ＮＡによ
り読み出し電流Ｉ、Ａと玩Ａ°、およびディジット線駆
動回路１．Ａを制御して選択されるディジット線群に電
流を流すようにし、−人モリセルの選択が行なわれる。
一般に大記憶容量の半導体記憶素子の場合、消費電力の
軽減を図るため、読出し用の電流源は各ディジット線群
ごとに設けずに、同図に示すように１対の読出し用電流
源１．２を１没け、デコーダからの読出し入力Ｖ、、
Ａ 、 ＶＩ、 Ｂにより選択されたデイジッ（・線
対にのみ読出し電流を流す構成の回路が用いられる。
軽減を図るため、読出し用の電流源は各ディジット線群
ごとに設けずに、同図に示すように１対の読出し用電流
源１．２を１没け、デコーダからの読出し入力Ｖ、、
Ａ 、 ＶＩ、 Ｂにより選択されたデイジッ（・線
対にのみ読出し電流を流す構成の回路が用いられる。
ここで、例えばメモリセルＡ、ＢのうちＡを選択する場
合は、そのディジット線駆動入力すなわちＹ耐入力信号
ＶＸ、 Ａに他のＹ県人力信号ｖ１ＮＢより高い電位が
加わり、読出し電流はメモリセルＡに接続されたティジ
ット線対より流れる。次いで、メモリセルＡのフリップ
フロップを構成するトランジスタ３，４のベース電位と
セル参照電圧Ｖｙａｌ ｉ 、Ｖｖｅｆ２とが比較され
、メモリセルの記憶情報に応じたデータ出力信号が読出
される。このとき、ディジット線電流源５も読出し電流
Ｒ１゜２と同様にＹ県人力信号Ｖ、ＮＡ 、 Ｖ、、
Ｂにより切り換えられ、Ｉ・ランジスタロと７および
抵抗８よりなるクランプ回路９の接続点１０のベース電
位ｖＹＡは、メモリセルＡのトランジスタ３．４の両ペ
ース電位よりも低くなり、上記読出し動作に関係しない
。
合は、そのディジット線駆動入力すなわちＹ耐入力信号
ＶＸ、 Ａに他のＹ県人力信号ｖ１ＮＢより高い電位が
加わり、読出し電流はメモリセルＡに接続されたティジ
ット線対より流れる。次いで、メモリセルＡのフリップ
フロップを構成するトランジスタ３，４のベース電位と
セル参照電圧Ｖｙａｌ ｉ 、Ｖｖｅｆ２とが比較され
、メモリセルの記憶情報に応じたデータ出力信号が読出
される。このとき、ディジット線電流源５も読出し電流
Ｒ１゜２と同様にＹ県人力信号Ｖ、ＮＡ 、 Ｖ、、
Ｂにより切り換えられ、Ｉ・ランジスタロと７および
抵抗８よりなるクランプ回路９の接続点１０のベース電
位ｖＹＡは、メモリセルＡのトランジスタ３．４の両ペ
ース電位よりも低くなり、上記読出し動作に関係しない
。
次に、メモリセルＡからＢに選択状態を移行させるには
、Ｙ県人力信号Ｖ１． ＢをＶ、、４Ａより高くして読
出し電流はＩ、Ａと燥Ａ′の代りにＩえＢと１．８’、
およびティグ・ント線電流はＩＹＡの代りにＩＹＢが流
れるようにすれぼよい。この遷移時において、クランプ
回路の動作は、 （１）メモリセルＡ系のディジット線対の読出し電流が
減少し始めた［１４Ｆ点で直ちにメモリ七）υＡ系のデ
ィジット線１１．１２の゛電位を非選択電位にするため
に、クランプ回路のベース電位ｖＹＡは急速にメモリセ
ルＡのトランジスタ３，４のベース電位より高くなるこ
と、 （２）メモリセルＢ系のティジット線１３゜１４の電位
が選択電位に低下するとき、ディジット線電位がＢ系の
クランプ回路のベース電位Ｖ、Ｂで決まるようにするこ
と、 の２条件がメモリセルの動作を安定にする上から要求さ
れる。
、Ｙ県人力信号Ｖ１． ＢをＶ、、４Ａより高くして読
出し電流はＩ、Ａと燥Ａ′の代りにＩえＢと１．８’、
およびティグ・ント線電流はＩＹＡの代りにＩＹＢが流
れるようにすれぼよい。この遷移時において、クランプ
回路の動作は、 （１）メモリセルＡ系のディジット線対の読出し電流が
減少し始めた［１４Ｆ点で直ちにメモリ七）υＡ系のデ
ィジット線１１．１２の゛電位を非選択電位にするため
に、クランプ回路のベース電位ｖＹＡは急速にメモリセ
ルＡのトランジスタ３，４のベース電位より高くなるこ
と、 （２）メモリセルＢ系のティジット線１３゜１４の電位
が選択電位に低下するとき、ディジット線電位がＢ系の
クランプ回路のベース電位Ｖ、Ｂで決まるようにするこ
と、 の２条件がメモリセルの動作を安定にする上から要求さ
れる。
換−Ｊすれば、読出し電流か遷移状態にあるとさ・、メ
モリセルＡ、Ｂの各クランプ電圧Ｖ、Ａ。
モリセルＡ、Ｂの各クランプ電圧Ｖ、Ａ。
ｖＹＢが非選択状態、すなわち高電位にあるならば、各
ディジット線群に個別に読出し′電流源を設けた従来の
回路と同様な回路動作が行なわれ、読出し゛屯流広ミを
集中させたことによるメモリセルの動作裕度の減少、す
なわちメモリセルの記憶情報か消失する等のおそれはな
い。
ディジット線群に個別に読出し′電流源を設けた従来の
回路と同様な回路動作が行なわれ、読出し゛屯流広ミを
集中させたことによるメモリセルの動作裕度の減少、す
なわちメモリセルの記憶情報か消失する等のおそれはな
い。
・般に用いられている読出し電流集中回路方式の場合、
上記（１）（２）の要求のうち、曲名は容易に満たし得
るが、後渚はタイミング設定が難かしく、メモリセルＢ
が選択状態に向かうとき、ｖＹＢか急速に選択電位にな
り、ディジット線電位かメモリセルＢのトランジスタ１
５，１６のベース１Ｌ位により決まるようになる。この
ため、メモリセルＢのフリップフロップを構成するトラ
ンジスタ１５．１６より読出し電流ツク流れ、フリップ
フロ・ンプ動作を保つのに必要なベース間電位差がすく
ナリ、メモリセルＢの安定動作を保ち得なくなる。
上記（１）（２）の要求のうち、曲名は容易に満たし得
るが、後渚はタイミング設定が難かしく、メモリセルＢ
が選択状態に向かうとき、ｖＹＢか急速に選択電位にな
り、ディジット線電位かメモリセルＢのトランジスタ１
５，１６のベース１Ｌ位により決まるようになる。この
ため、メモリセルＢのフリップフロップを構成するトラ
ンジスタ１５．１６より読出し電流ツク流れ、フリップ
フロ・ンプ動作を保つのに必要なベース間電位差がすく
ナリ、メモリセルＢの安定動作を保ち得なくなる。
本発明においてはこれを防止するため、第１図に鎖線で
７１＜シたようにトランジスタ１７を設けてＹ系人力に
対し参照電圧ｖＢＢをしきい値電圧としてデ・ｆジット
線に加え、１ｉｉｊ、４クランプ回路の条件（１）（２
）を容易に満たし得るようにしたものである。この参照
電圧ｖＢＥを第２図に示すように、Ｙ系人力ＶＸＮＡ
、 Ｖ、、 Ｂが切り換わる交点Ｈより高電位側に設
定することにより、クランプ市圧Ｖ、Ａは従来は実線の
ように動作していたものが、Ｙ県人力信号Ｖ、、 Ａと
参照電圧ｖＢＢとの交点Ｐより決められて破線で示すよ
うに立下りを早められ、クランプ電圧Ｖ、Ｂは従来は実
線のように動作していたものがＶ、、４Ｂとｖ９．の交
点Ｑより決められて鎖線のように遅く動作するようにな
り、Ｖ、ＡとＶ、Ｂが共にある期間高電位になる。この
ように、交点Ｐ、！：Ｑの位相差を利用して前記読出し
電流が遷移状ｊＥにあるとき、メモリセルの安定動作に
必要な、クランプ電圧ＶイＡ、ＶＹＢがともに高゛屯位
（非選択電位）になるようにすることが容易となる。
７１＜シたようにトランジスタ１７を設けてＹ系人力に
対し参照電圧ｖＢＢをしきい値電圧としてデ・ｆジット
線に加え、１ｉｉｊ、４クランプ回路の条件（１）（２
）を容易に満たし得るようにしたものである。この参照
電圧ｖＢＥを第２図に示すように、Ｙ系人力ＶＸＮＡ
、 Ｖ、、 Ｂが切り換わる交点Ｈより高電位側に設
定することにより、クランプ市圧Ｖ、Ａは従来は実線の
ように動作していたものが、Ｙ県人力信号Ｖ、、 Ａと
参照電圧ｖＢＢとの交点Ｐより決められて破線で示すよ
うに立下りを早められ、クランプ電圧Ｖ、Ｂは従来は実
線のように動作していたものがＶ、、４Ｂとｖ９．の交
点Ｑより決められて鎖線のように遅く動作するようにな
り、Ｖ、ＡとＶ、Ｂが共にある期間高電位になる。この
ように、交点Ｐ、！：Ｑの位相差を利用して前記読出し
電流が遷移状ｊＥにあるとき、メモリセルの安定動作に
必要な、クランプ電圧ＶイＡ、ＶＹＢがともに高゛屯位
（非選択電位）になるようにすることが容易となる。
次に、本発明の第２の実施例を第３図について説明する
。本実施例は、前記クランプ回路の２つの条件（１）（
２）のうち特に（２）を満足させるものであり、このた
め同図に示すようにディジット線駆動回路に、例えばＡ
系について説明すれば、Ｉ・ラノジスタ１８と電流源１
９とを新たに設け、クランプ回路のベースの共通接続点
１０の電位ＶＹＡの立トリ蒔間を電流源１９の電流値に
よって決まるようにし、ディジット線１１．１２の電位
変化かベース接続点１０の電位ｖＹＡで決まることを容
易にしたものである。
。本実施例は、前記クランプ回路の２つの条件（１）（
２）のうち特に（２）を満足させるものであり、このた
め同図に示すようにディジット線駆動回路に、例えばＡ
系について説明すれば、Ｉ・ラノジスタ１８と電流源１
９とを新たに設け、クランプ回路のベースの共通接続点
１０の電位ＶＹＡの立トリ蒔間を電流源１９の電流値に
よって決まるようにし、ディジット線１１．１２の電位
変化かベース接続点１０の電位ｖＹＡで決まることを容
易にしたものである。
この場合、第４図に示す動作波形において、Ｙ耐入力信
号Ｖ、ＮＡ 、 Ｖ、ＮＢが図示のように変化した場
合、メモリセルＡのクランプ回路のベース共通接続点１
０の電位ｖＹＡは従来は実線のように変化したのに対し
、本実施例においては立下り速度か遅くなって破線のよ
うになり、電流＠ｊ１９の電流値によりＶＹＡの立下り
時間をメモリ動作上問題のない値に決めることがきる。
号Ｖ、ＮＡ 、 Ｖ、ＮＢが図示のように変化した場
合、メモリセルＡのクランプ回路のベース共通接続点１
０の電位ｖＹＡは従来は実線のように変化したのに対し
、本実施例においては立下り速度か遅くなって破線のよ
うになり、電流＠ｊ１９の電流値によりＶＹＡの立下り
時間をメモリ動作上問題のない値に決めることがきる。
なおトランジスタ１８はエミンタフォロワとして動作す
るため、このｌ・ランジスタ１８を付加したことによる
ｖＹＡの）′／“」、り時間の増大は０．５ｎｓｅｃ以
下であり、なんら動作速度が遅くなる等の問題はない。
るため、このｌ・ランジスタ１８を付加したことによる
ｖＹＡの）′／“」、り時間の増大は０．５ｎｓｅｃ以
下であり、なんら動作速度が遅くなる等の問題はない。
第１図およびお第２図は本発明の第１の実施例を示す回
路図およびタイムチャー１・、第３図および第４図は同
じく本発明の第２の実施例を示す回路図および、タイム
チャートである。 Ａ、Ｂ・・・メモリセル、６，７，１７．１’８・・・
トランジスタ、１１，１２，１３．１４・・・ディジッ
ト 線。
路図およびタイムチャー１・、第３図および第４図は同
じく本発明の第２の実施例を示す回路図および、タイム
チャートである。 Ａ、Ｂ・・・メモリセル、６，７，１７．１’８・・・
トランジスタ、１１，１２，１３．１４・・・ディジッ
ト 線。
Claims (1)
- 半導体メモリ装置において、各それぞれメモリセルごと
に設けたメモリセル選択用の第１．第２のティジット線
と、上記第１．第２のディジット線の１Ｌ位を制御する
第１．第２のトランジスタと、上記第１および第２のト
ランジスタの両ベース゛１に位を制御する第３のトラン
ジスタとを具備し、上記メモリセルの非選択→選択に際
し上記第３のトランジスタのベース電位の遷移時間を長
くするようにし、あるいは上記第３のトランジスタのベ
ース電位にしきい値を設け、上記制御用トランジスタの
ベース電位が上記しきい値に達したとき、上記第１．第
２のトランジスタの共通ベース電位が遷移しはじめ、か
つ非選択→選択となるメモリセルのＬ記制御用トランジ
スタのベース電位か一］−記しきい値に達したとき、上
記共通ベース電イ１°ｔが丑移しはじめることを特徴と
する半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59033813A JPS59160887A (ja) | 1984-02-24 | 1984-02-24 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59033813A JPS59160887A (ja) | 1984-02-24 | 1984-02-24 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59160887A true JPS59160887A (ja) | 1984-09-11 |
| JPH0250554B2 JPH0250554B2 (ja) | 1990-11-02 |
Family
ID=12396914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59033813A Granted JPS59160887A (ja) | 1984-02-24 | 1984-02-24 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59160887A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55101186A (en) * | 1979-01-29 | 1980-08-01 | Fairchild Camera Instr Co | Memory ordering |
-
1984
- 1984-02-24 JP JP59033813A patent/JPS59160887A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55101186A (en) * | 1979-01-29 | 1980-08-01 | Fairchild Camera Instr Co | Memory ordering |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0250554B2 (ja) | 1990-11-02 |
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