JPS5853777B2 - マルチプロセツサシステムにおける共通バス制御方式 - Google Patents

Description

【発明の詳細な説明】 本発明はマルチプロセッサシステム、特に共通バス監視
に適したマルチプロセッサシステムにおけるバス制御方
式に関する。

第１図にマルチプロセッサシステムのフロック図を示す
。

プロセッサ３は各々個別バスＣを持ち、個別バスＣ上に
接続された入出力回路４をコントロールしている。

各プロセッサ３間のデータ転送は共通バスＡを用い行わ
れる。

即ちデータ転送要求のあるプロセッサ３は連絡バスＢを
通し所属すルパスポート２にデータを転送する。

パスポート２は共通バスＡの占有権を取った後、共通バ
スにデータを出力し、各パスポート２はデータを受信し
、連絡バスＢを通し各プロセッサ３にデータを転送する
。

又、共通バスＡの故障はシステムダウンとなる為、常に
共通バスＡの状態を監視し、故障が検出された場合速か
に故障内容を警報表示し、必要に応じて故障したプロセ
ッサ３０所属するパスポート２を切離す構成制御を行う
バス監視制御回路１が共通バスに接続されている。

第２図に上述した共通バスＡの内部構成図を示す。

共通バスＡは、コマンド・データ識別信号線Ａ１、メツ
セージ信号線Ａ２、タイミング信号線Ａ３、バス占有識
別信号線Ａ４、インターフェイスリセット信号線Ａ５よ
り成る。

信号線Ａ２とＡ１に乗せるデータ構成図を第３図に示す
。

信号線Ａ２はＤＩＯ〜ＤＩγの８ビツト構成より成り、
信号線Ａ１はコマンド・データ識別信号ＡＴＮの１ビツ
トより成る。

コマンド・データ識別信号ＡＴＮが１″の時、８ビツト
構成のメツセージ信号のデータ構成によって図のような
４個の命令形態を持つ。

即ち、ポーリングコマンドＰＯＬ、状態報告要求コマン
ドＳＴＣ、バス接続コマンドＧＴＲ、バス切離しコマン
ドＧＴＬである。

この４つの命令形態の中に表示されるＰＮＯは、ポート
番号を示す。

コマンド・データ識別信号ＡＴＮが＋ ｏ＋”の時には
、状態報告データＳＴＳと転送データＤＡＴＡとの２種
類の命令形態を持つ。

即ち、コマンド・データ識別信号ＡＴＮはデータ信号と
そうでないことの区別のために使用されている。

タイミング信号線Ａ３に乗るタイミング信号は上記のメ
ツセージ信号、コマンド・データ識別信号ＡＴＮを確実
に伝送するためのものである。

バス占有識別信号線Ａ４に乗るバス占有識別信号ＩＤＹ
は、ポーリングコマンドＰＯＬに対するバス占有宣言信
号である。

リセット信号線Ａ５に乗るインターフェイスリセット信
号ＩＦＣは、全バスポート２をリセットして、共通バス
Ａの状態をイニシャル時と同じに戻す信号である。

次に、メツセージ信号及びデータの各内容を説明する。

ポーリングコマンドＰＯＬは、ポート番号ＰＮＯ（第３
図の例では純２進５ビツトを用いて０〜３１）にて指定
したバスポート２に対しバス占有要求があるかどうか聞
く為のコマンドであり、バス占有要求があった場合、バ
ス占有識別信信ＩＤＹをパスポート２が出力する。

バス占有要求がない場合はバス占有識別信号ＩＤＹが出
力されない為タイムアウトを検出し、次のパスポート２
に対してポーリングコマンドＰＱＬを発行する。

上記バス占有制御は、現在バス占有権を持っているパス
ポート２が行い、順次バス占有権を渡して行く。

その手順を第４図に示す。図では、ポートＡｊの所でバ
ス占有が受付られていることを示している。

状態報告要求コマンドＳＴＣは、ポート番号ＰＮＯにて
指定したパスポート２に対して状態報告データＳＴＳを
伝送するよう要求するコマンドである。

本状態データＳＴＳは、バスポート２内にて認識可能な
、例えばプロセッサ故障、入出力回路故障等をバス監視
制御回路１に報告する為のものである。

状態報告要求コマンドＳＴＣはバス監視制御回路１のみ
が用いるコマンドであり、その手順を第５図に示す。

この図で、パスポート２自体の故障時、状態報告要求コ
マンドＳＴＣに対し、状態データＳＴＳが返送できない
ため、これをタイムアウトとして検出し、故障検出がな
される。

バス接続コマンドＧＴＲ・バス切離コマンドＧＴＬは、
バス監視制御回路１が構成制御時に用いるコマンドであ
り、共通バスＡへ各パスポート２を接続するか否かを指
示するコマンドである。

次にバスポート２０例を第６図に示す。

本図に示スパスポートはバスポート内に処理用のプロセ
ッサ２１を持っている。

このプロセッサ２１には内部バスＤが接続されている。

信号線Ａ２とＡ１とのメツセージ信号とコマンド・デー
タ識別信号ＡＴＮはタイミング信号制御回路２４からの
信号によりメツセージ信号バッファレジスタ２３に一時
記憶されプロセッサ２１に取込まれ、解読され、逆にプ
ロセッサ２１からメツセージ信号バッファレジスタ２３
にコマンド及びデータを出力することにより一時記憶さ
れ、タイミング信号制御回路２４に起動をかげることに
より信号線Ａ３を介してタイミング信号が出力される。

信号線Ａ４を介したバス占有識別信号ＩＤＹはバッファ
ゲート２５によりプロセッサ２１に取込まれ、又、プロ
セッサ２１から出力される。

データ信号中継バッファレジスタ２６はプロセッサ３と
の信号線Ｂ１を介してのデータ転送の為の一時バツファ
レジスタであり、タイミング信号制御回路２７により転
送のタイミングが信号線Ｂ２を介してとられる。

パスポート２のデータ転送処理、バス占有制御処理、及
び状態報告処理はメモリ２２内に格納されたプログラム
によりプロセッサ２１により行われる。

信号線Ｂ３の故障連絡信号を通して連絡されるプロセッ
サ３、入出力回路４の故障内容、及びパスポート２内に
て検出された故障は故障認識回路２８にて認識されプロ
セッサ２１に取込まれる。

信号線Ａ５を介して得られるインターフェイスリセット
信号ＩＦＣはプロセッサ２１に対するリセット信号とし
て入力される。

第７図にバス監視制御回路１の構成例を示す。

本図に示すバス監視制御回路１もバスポート２と同様に
内部に設けられ、且つ内部バスＥが接続されてなるプロ
セッサ１１によりコントロールされている。

メツセージ信号バッファレジスタ１３、タイミング信号
制御回路１４の動作はパスポート２と同様である。

パスポート２と異る点はインターフェイスリセット信号
ＩＦＣを信号線Ａ５を介して出力する機能を持っている
こと及び信号線Ａ３のタイミング信号を監視しバス渋滞
を検出するタイミング信号監視回路１６を持っているこ
と及び、システムの異常を表示警報する表示警報回路１
７を持っていることである。

さてバス監視制御回路１は全システムの異常を検出し、
故障部位の識別を行い、表示警報すると共に必要に応じ
て自動的に故障部位の切離し、又は、プロセッサ３が２
重化されている場合の予備系への切換えを行う。

しかしバス監視制御回路１内での異常検出手段としては
、タイミング信号監視回路１６により、共通バスＡの渋
滞を知る方法があるが、入出力回路４の異常を知ること
はできず、プロセッサ３の異常も他のプロセッサが異常
プロセッサに対しデータ転送を行った時、初めて検出で
きるのみであり異常検出能力としては不充分である。

従って、バスポート２内の故障認識回路２８の内容を周
期的に読みとり常時全システムの状態を確認している必
要がある。

パスポート２内の故障認識回路２８の内容を読む方法と
して、前述の状態報告要求コマンドＳＴＣと状態報告デ
ータＳＴＳがあり、その応答もできない時は、パスポー
ト２の異常と判定することにより、各入出力回路４、各
プロセッサ３、各パスポート２の異常を識別できる。

従ってバス監視制御回路１は間歇的にバス占有権をパス
ポート２と同様に取り、パスポート２に対し順次状態報
告要求コマンドＳＴＣを発行し、常時システムの監視を
行っていた。

ところが、この方法を採ると、バス監視制御回路１がバ
ス占有権を取った時、バス監視制御回路１内体に異常が
発生した場合、単一故障にもかかわらず共通バスダウン
即ちシステムダウンとなってしまう。

これを避ける為には、バス監視制御回路１を２重化し、
互いに監視させあう方法が考えられるが、バード量の増
大と共に、同等のレベルの回路が互いに監視しあい、相
当の異常を認識して切離すこととなり、異常の認識が、
本当に相手の異常なのか、自分の異常でそのような認識
を行ってしまったのではないのかという技術的に矛盾を
はらんだものとなる為非常に困難であった。

本発明の目的は、バス監視制御回路の単一故障によるシ
ステムダウンをより少なくなるようにしたマルチプロセ
ッサシステムにおける共通バス制御方式を提供するにあ
る。

本発明の要旨は、各バスポート内の故障認識回路が異常
を検出した時、バス監視制御回路が、各パスポートに対
して故障の有無の問合わせを行なうものである。

本発明の実施例を以下に示す。

この実施例では、プロセッサの故障認識はバスポート上
で検出され、その結果が共通バス上に新たに設けられた
信号線を通じてバス監視制御回路に送られるようになっ
ている。

第８図に本発明による共通バス信号線の実施例を示す。

従来の共通バス信号線に比べて、バス監視制御回路起動
信号（ＳＶＣ’）を乗せるためのバス監視制御回路起動
信号線Ａ６が追加されている。

この信号は、第９図のパスポート２のブロック図に示す
ように故障認識回路２８より出力されており、プロセッ
サ３の異常；入出力回路４の異常；パスポート２の異常
時、瞬間パルス信号として出力される。

一方バス監視制御回路１では、第１０図に示すようにタ
イミング信号監視回路１６の異常出力信号と信号線Ａ６
の起動信号とがオアゲート１８によりオアされ、バス監
視制御回路１内のフロセッサ１１に割込信号Ｅ１が入力
される。

バス監視制御回路１は常時は、異常によって共通バスに
外乱を与えぬよう各信号の出力回路がロックされており
、プロセッサ１１に割込信号Ｅ１が入カスると第１１図
に示すフローチャートの処理を行う。

まずバスの占有権を獲得する。共通バスＡが正常時（例
えば入出力回路４の異常時等では共通バスは乱されない
）はデータ転送を終了したパスポート２が出力するポー
リングコマンドＰＯＬに対し信号線Ａ４を介してバス占
有識別信号（ＩＤＹ）を出力すればよいが、データ転送
中のパスポート２が異常を起こした場合等ではポーリン
グコマンドＰＯＬが発行されない。

従ってその場合はタイムアウトを検出し、信号線Ａ５を
介してインターフェイスリセット信号ＩＦＣを出力し、
全バスポート２をリセットし、強制的にバス占有権を取
る。

バス占有権獲得後は、従来と同じく、状態報告要求コマ
ンドＳＴＣを各バスポート２に順光発行し状態報告デー
タＳＴＳを受信し、各パスポートに対し、初期の状態デ
ータ又は前回の異常検出時に収集した状態データと比較
し、異常の発生した部位を識別後、表示警報を行い、故
障の度合により必要に応じて切離し処理等の構成制御を
行う。

この構成制御は例えば、プロセッサ３が異常な時、その
パスポートに対し、バス切離コマンドＧＴＬを送出する
が、ポート番号（ＰＮＯ）３が異常でもその異常が入出
力回路４であれば共通バスＡに接続したままとする。

又、パスポート２が異常な時、インターフェイスリセッ
ト信号（ＩＦＣ）を出力し、全パスポートを共通バスよ
り切離し、正常バスポートのみにバス接続コマンド（Ｇ
ＴＲ）を送出する。

又、２重化されている場合は、常用系で入出力回路を含
む、どの部位が故障になっても常用系にバス切離コマン
ドＧＴＬを予備系にバス接続コマンドＧＴＲを送出し２
重化の自動切離しを行う。

以上の一連の処理終了後、パスポート２と同様にバス占
有制御処理を行い、パスポートに占有権を渡す。

この方法を採れば、バス監視制御回路１は異常時のみ共
通バスＡに出力される為、単一故障にてシステムダウン
となることが避けられる。

しかし、本方式でもバス監視制御回路１内のフロセッサ
１１の暴走により誤って共通バスＡに出力される恐れが
ある。

これに対しては第１２図に示すように暴走チェック回路
１９を設ける。

その具体的な回路例を第１３図に示す。

即ち割込信号Ｅ１によりワンショットマルチ回路５１を
起動させ、その出力信号が出ている間にスタート信号Ｅ
３が入力した場合のみＤＴフリップフロップ５２がセッ
トされ、その出力信号をインバータ５３によりインバー
トした出力ロック信号Ｅ２が解除されハードウェアによ
る共通バスＡに対する出力回路ロックが解ける。

パスポート２にバス占有権を与えるバス監視制御回路の
処理が終るとストップ信号Ｅ４が出力されＤＴフリップ
フロップ５２がリセットされ再び出力回路がロックされ
る。

本方式を採ることにより、プロセッサ１１の暴走により
、割込信号Ｅ１なしに起動がかかった場合の共通バス外
乱を防ぐことができる。

本方式でも、タイミング信号監視回路１６の故障により
バス監視制御回路１が誤って起動された場合に共通バス
にミス接続される可能性が残るが、タイミング信号監視
回路１６のハードウェアの量が少ないこと及び仮りに割
込が入ってもプロセッサ１１が正常ならば、各パスポー
トから受信した状態報告データＳＴＳに状態変化が見当
らないこととなり、正常な処理が行え、又タイミング信
号監視回路１６の故障がローカライズされ表示警報され
る為に問題とならない。

本発明によれば、システムの異常検出（フロセッサの故
障認識或いは共通バスの異常検出）時にのみバス監視制
御回路が共通バスを各して、各パスポートに故障の有無
の問合わせをするので、通常はバス監視制御回路の出力
はロックされており、バス監視制御回路の単一故障によ
るシステムダウンの可能性はより小さくなる。

【図面の簡単な説明】

第１図はマルチプロセッサシステムの従来例図、第２図
はその共通バス構成図、第３図は共通バス上のデータ構
成例図、第４図、第５図は動作説明図、第６図は従来の
パスポートの構成例図、第７図は従来のバス監視制御回
路の構成例図、第８図は本発明に適用される共通バス構
成の実施例図、第９図は本発明に用いられるパスポート
の一実施例図、第１０図は本発明に用いられるバス監視
制御回路の一実施例図、第１１図はその動作説明図、第
１２図は本発明のバス監視制御回路の実施例図、第１３
図は第１２図の一部の具体的な実施例図である。 １・・・・・・バス監視制御回路、２・・・・・・パス
ポート、３・・・・・・プロセッサ、Ａ・・・・・・共
通バス、Ａ６・・・・・・バス監視制御回路起動信号線
。

Claims (1)

1. 【特許請求の範囲】 １ 複数のプロセッサはそれぞれバスポートを介して共
   通バスに接続され、各パスポートは当該バスポーＩ・に
   接続されているプロセッサの故障を認識する故障認識回
   路を有し、共通に設けたバス監視制御回路が上記共通バ
   スの監視をし、バス異常検出時に共通バスを介して各パ
   スポートに対して故障の有無の問合わせを行なうマルチ
   プロセッサシステムにおいて、各パスポートは故障を認
   識した場合、バス監視制御回路に対して起動信号を出力
   する手段を有し、該バス監視制御回路は該起動信号を受
   信して各パスポートに対して故障の有無の問合せを行な
   い、問合せを受けたパスポートは、当該バスポートにて
   認識した故障状態を該バス監視制御回路に報告するよう
   にしたことを特徴とするマルチプロセッサシステムにお
   ける共通バス制御方式。 ２ 上記共通バス上に上記バス監視制御回路起動用の信
   号線を設け、上記故障認識回路は、故障認識時上記信号
   線を通じて上記バス監視制御回路へ起動信号を出力する
   ようにしたことを特徴とする特許請求の範囲第１項記載
   のマルチプロセッサシステムにおける共通バス制御方式
   。 ３ バス監視制御回路は、常時、共通バスの異常を検出
   する異常検出手段を有し、異常検出時に各パスポートに
   対して故障の有無の問合せを行なうようにしたことを特
   徴とする特許請求の範囲第１項記載のマルチプロセッサ
   システムにおける共通バス制御方式。